一、隐秘的角落：高功率GaN器件背后的“硬骨头”

在第三代半导体特别是射频（RF）和微波领域，氮化镓（GaN）与碳化硅（SiC）的结合无疑是当下的“黄金搭档”，尤其是伴随着SiC衬底价格的下降，未来GaN on SiC极有可能从昂贵的射频器件走向功率。GaN提供了高电子迁移率和饱和速度，而SiC衬底则以其卓越的导热性，成为了高功率器件散热的最佳底座。

但是，对于我们做工艺集成的工程师来说，这种材料组合带来了一个巨大的挑战：背面通孔（Backside Via）的制造。

在MMIC（单片微波集成电路）封装中，我们需要从晶圆背面打穿SiC衬底，直达正面的金属层，实现低电感的接地连接。这听起来很简单，就像在墙上打个洞。但问题在于，SiC太“硬”了。

1、蚀刻速率的痛点：SiC的化学性质极其稳定，对其进行等离子体蚀刻（ICP）的速度非常慢，通常只有每分钟1微米左右。要打穿典型的100微米厚度的衬底，需要很长时间。

2、掩模的选择困境：因为蚀刻时间太长，普通的光刻胶（Photoresist）根本扛不住等离子体的轰击，还没等孔打通，光刻胶就先消耗光了。因此，我们必须使用金属硬掩模（Metal Hard Mask），通常是镍或其他高耐蚀金属。

这就引入了本文要讨论的核心矛盾：金属硬掩模虽好，但“请神容易送神难”。

当通孔蚀刻完成后，我们需要把表面的金属硬掩模去掉。传统的做法是使用湿法化学腐蚀。然而，我们的实验发现，这个看似常规的步骤，正在悄悄毁掉我们的器件。

二、方案A的教训：被化学药液“偷家”的停止层

我们首先测试了最符合直觉的工艺流程，我们称之为方案A。

这个流程非常标准：

1、在SiC背面沉积金属硬掩模；

2、使用ICP蚀刻，一次性打穿SiC衬底和GaN缓冲层，直达前端的通孔停止层（VES, Via Etch Stop）；

3、为了保护暴露出来的VES金属层，我们往通孔里填充光刻胶或其他牺牲材料；

4、使用湿法化学药液去除表面的金属硬掩模；

5、去除孔内的保护胶。

从扫描电镜（SEM）的宏观图来看，侧壁垂直，底部似乎也没问题。但是，当我们利用FIB（聚焦离子束）切片进行微观分析时，问题暴露了。

我们惊讶地发现，底部的VES金属层出现了明显的空洞和腐蚀。

这意味着什么？意味着我们用来保护通孔的光刻胶，并没有想象中那么“致密”。湿法腐蚀液渗透了保护层，或者顺着边缘缝隙钻了下去，直接攻击了VES金属（通常包含Metal 1和Metal 2）。

为了验证这个假设，我们甚至尝试增加VES中Metal 1的厚度，结果发现腐蚀现象依然存在，甚至在某些角度下更为严重。这证明了一个残酷的事实：在湿法去掩模工艺下，现有的光刻胶填充保护方案，无法100%保证器件底部的电气完整性。 这对于高可靠性的军工或基站应用来说，是绝对不可接受的隐患。

三、方案B的尝试：顾此失彼的“缺角”效应

既然湿法药液会攻击暴露的VES层，我们的工程师提出了一个聪明的变通方案，我们称之为方案B。

逻辑是这样的：既然GaN层耐化学腐蚀，那我们为什么不保留最后一层GaN，先去硬掩模，再去蚀刻GaN呢？

方案B的流程调整为：

1、蚀刻SiC衬底，但停在GaN层（不打穿）；

2、此时VES金属层被GaN严密包裹，完全不接触外界；

3、放心地使用湿法药液去除金属硬掩模；

4、最后再进行短时间的干法蚀刻，打穿剩余的GaN层，露出VES。

这个思路在理论上非常完美。实验结果也证实，VES金属层确实毫发无损，彻底解决了化学腐蚀的问题。但是，上帝为你关上一扇门，就会顺手夹一下你的脑壳——我们遇到了新的问题：缺角效应（Notching Effect）。

在方案B的最后一步（蚀刻残留GaN）时，由于表面的金属硬掩模已经被移除了，暴露出的是绝缘的SiC表面。

1、电荷积累：在等离子体蚀刻过程中，绝缘体表面会积累电荷。由于没有金属掩模导电，这些局部电荷场会发生畸变。

2、离子偏转：入射的离子受到电场干扰，轨迹发生弯曲，不再是垂直向下，而是向通孔底部的角落集中攻击。

结果就是图表中显示的：通孔底部的侧壁出现了明显的“凹槽”或“缺角”。虽然随后的背面金属化工艺（Metallization）可以在一定程度上填补这些凹槽，但这无疑增加了工艺的不确定性。对于追求极致良率的产线来说，这种不完美的形貌始终是一个潜在的风险点，可能导致金属覆盖不连续或应力集中。

四、方案C的破局：干法去膜的胜利

经历了方案A的“烂底”和方案B的“缺角”，我们重新审视了问题的本质：

• 我们需要方案A的蚀刻顺序（SiC和GaN一起刻完），以保证通孔形貌的垂直度，利用金属掩模避免电荷积累导致的缺角。
• 我们需要避免方案A的湿法腐蚀，因为无论怎么保护，化学药液总能找到缝隙攻击VES。

于是，方案C应运而生。这是一种基于“做减法”的创新。

方案C的核心逻辑是：保持方案A的蚀刻顺序不变，但彻底抛弃湿法去掩模工艺，改用一种特殊的干法/非腐蚀性去膜工艺。

在这个新流程中：

1、我们依然一次性蚀刻穿SiC和GaN，利用金属硬掩模的存在，确保了离子轨迹的垂直，完美避开了“缺角效应”。

2、在去除硬掩模时，我们开发了一种不使用攻击性湿化学药液的替代工艺（Alternate Removal Process）。这种工艺对VES层的金属完全惰性。

结果令人振奋：

从FIB切片图可以清晰地看到，方案C生产出来的通孔，底部VES金属层平整致密，没有任何空洞；同时通孔侧壁垂直光滑，底部角落没有出现任何蚀刻凹槽。

这证明了在半导体工艺集成中，有时候改变化学体系（从湿法转为特定的干法或非腐蚀性方法），比绞尽脑汁去设计复杂的物理保护层（如光刻胶填充）要有效得多。

五、总结与启示

通过对GaN-on-SiC器件背面通孔工艺的三组对比实验，我们可以得出以下关键结论，希望能给各位同行的工艺开发带来启发：

1、湿法腐蚀的局限性：在涉及异质结和多层金属堆叠的复杂工艺中，湿法去胶或去掩模总是充满了风险。哪怕有光刻胶填充保护，化学药液的渗透能力也不容小觑，这种“微腐蚀”往往是后期可靠性测试失败的元凶。

2、等离子体物理效应不可忽视：方案B的失败提醒我们，硬掩模不仅仅是一个遮挡层，它还改变了晶圆表面的电场分布。移除导电层会导致局部充电效应，从而改变蚀刻形貌，这是在调整工艺顺序时必须考虑的物理因素。

3、最佳实践路径：对于SiC通孔蚀刻，“全程带掩模蚀刻 + 非腐蚀性掩模去除”是目前的最佳实践路径。它在保证物理形貌（无缺角）和化学完整性（无腐蚀）之间找到了完美的平衡点。

半导体制造没有黑魔法，只有对每一个微观物理化学过程的极致控制。希望本文的分析，能帮助大家在宽禁带半导体的制造之路上，少填几个坑，多做几片好片。

结语

工艺集成的魅力在于，往往一个不起眼的步骤顺序调整，或者清洗方式的改变，就能决定良率的生死。如果您在GaNHEMT工艺中也遇到过类似的“幽灵”缺陷，欢迎在后台留言与我们探讨。

来源：芯氮鎵速记

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