一、行业痛点：增强型GaN的栅极刻蚀问题

如果我们把目光投向当下的功率半导体市场，氮化镓（GaN）无疑是最耀眼的明星。从快充头到激光雷达，再到数据中心电源，增强型GaN高电子迁移率晶体管（HEMT）正在重塑电力电子的格局。然而，在这些光鲜亮丽的应用背后，晶圆厂的工程师们却长年被一个微观世界的制造难题所困扰—那就是栅极结构的精准刻蚀。

要理解这个痛点，我们需要先回到器件的微观结构。

在典型的增强型p-GaN栅极HEMT器件中，为了实现“常关”特性（即不加电压时器件不导通），我们需要在AlGaN势垒层上方生长一层较厚的p型GaN层。但是，这层p-GaN只能保留在栅极区域，栅极以外的区域必须被刻蚀掉，以便暴露出下方的表面，或者仅保留极薄的一层间隔层（Spacer Layer），从而恢复势垒层中2DEG（二维电子气）的导电能力，形成源极和漏极。

听起来很简单，就像是在大地上盖一座楼，楼盖好了，要把周围多余的土推平。但在纳米尺度下，这无异于在蛋壳上雕花，且不能弄破蛋壳内的薄膜。

1、传统“盲刻”的困境

传统的制造工艺通常使用单一的光罩来定义栅极，然后通过等离子体刻蚀（Plasma Etching）去除多余的p-GaN。这里存在一个巨大的矛盾：

如果刻蚀得不够（Under-etch），栅极外部会残留过厚的p-GaN，导致电子无法顺畅流通，器件导通电阻飙升，甚至无法正常开启。

如果刻蚀过头（Over-etch），等离子体就会直接轰击下方极其脆弱的AlGaN势垒层。要知道，AlGaN层通常只有几十纳米甚至更薄，一旦受损变薄，下方的2DEG浓度就会受到影响，导致器件性能均一性极差。

2、EPI生长与刻蚀速率的双重变量

更糟糕的是，现实世界中不存在完美的工艺。

首先，外延生长（EPI）本身就有厚度偏差。晶圆中心和边缘的p-GaN厚度可能不完全一致。

其次，刻蚀速率在晶圆不同位置也存在“负载效应”（Loading Effect），有的地方刻得快，有的地方刻得慢。

当这两个变量叠加在一起时，想要在整片6英寸或8英寸的晶圆上，把p-GaN层刻蚀到只剩几纳米，且误差控制在埃米级别，几乎是不可能的任务。这直接导致了不同批次、甚至同一片晶圆上不同位置的芯片，其阈值电压（Vth）和导通电阻（Rds_on）千差万别。这也是为什么很多GaN代工厂良率难以爬升的核心原因之一。

二、破局思路：引入“路标”的复合栅极结构

为了解决上述问题，EPC公司（Efficient Power Conversion）在专利US10622455中提出了一种极具创新性的“三明治”结构方案。既然直接控制刻蚀深度很难，不如在材料生长阶段就预埋一个“刹车系统”。

这项技术的核心在于，不再使用单一的p-GaN层作为栅极材料，而是构建了一个多层堆叠结构。

1、三层“三明治”堆叠设计

这个新型的栅极堆叠结构，自下而上由三个关键部分组成：

第一层（底层）：极薄的p-GaN层（或称第一层p-GaN）。这一层的厚度被严格控制在非常薄的范围内，例如1纳米到30纳米之间。它的作用至关重要，它决定了最终留在势垒层上方的间隔层厚度。

第二层（中间层）：刻蚀停止层（Etch Stop Layer）。这是一层含有铝（Al）的p型III-V族材料，最典型的就是p-AlGaN。它的厚度非常薄，大约在0.5纳米到2纳米之间。这层材料是整个技术的“灵魂”，因为它对特定的刻蚀气体具有极高的化学惰性。

第三层（顶层）：较厚的p-GaN层（或称第二层p-GaN）。这一层构成了栅极的主体高度，厚度通常在20纳米到100纳米，用于承载栅极金属并调节阈值电压。

2、为什么是AlGaN？

你可能会问，为什么要费劲地插入一层AlGaN？原因在于“选择性”。

在半导体制造的干法刻蚀中，我们可以通过调整气体的化学配方（Recipe），使得等离子体对不同材料的刻蚀速率产生巨大差异。特定的氟基或氯基气体配方，可以极其迅速地吃掉GaN，但遇到含铝的AlGaN时，刻蚀速率会骤降，甚至几乎停止。

利用这个物理特性，中间那层薄薄的AlGaN，就变成了刻蚀工艺中的“天然路标”和“防撞墙”。

三、工艺革命：从“单步盲刻”到“双步精刻”

有了上述的材料结构基础，制造流程就可以从粗放的单步刻蚀，升级为精密的双步刻蚀法。这个过程就像是外科手术，先用大刀阔斧切除病灶，再用显微手术刀进行清理。

我们详细拆解这个工艺流程：

1、第一步刻蚀：高速且自停止

首先，在栅极金属上方覆盖光刻胶掩模（Gate Mask）。

然后，进行第一步等离子体刻蚀。这一步使用的是对p-AlGaN具有高选择比的配方（例如Cl2/O2混合气体）。

在这个阶段，刻蚀反应会迅速向下推进，消耗掉顶层厚厚的p-GaN。无论晶圆表面的外延层厚度是否均匀，或者刻蚀速率是否波动，一旦反应前沿接触到中间的p-AlGaN层，刻蚀就会自动“刹车”或变得极慢。

这意味着，这一步刻蚀可以容忍较大的过刻蚀（Over-etch）。哪怕你多刻蚀了50%的时间，由于AlGaN层的阻挡，下方的结构依然毫发无损。这直接消除了“外延生长不均”和“刻蚀速率不均”带来的大部分厚度误差。

2、第二步刻蚀：低速且精准

当所有的栅极区域外都暴露出p-AlGaN层后，开始进行第二步刻蚀。

这一步使用非选择性（Non-selective）的配方（例如BCl3或SiCl4），这种气体“不挑食”，既能刻蚀AlGaN，也能刻蚀GaN。

由于中间的AlGaN层极薄（仅约0.5-2nm），底层的p-GaN也很薄（约1-30nm），需要移除的总厚度非常小。

这里的数学逻辑非常精彩：假设刻蚀速率有10%的误差。如果你直接刻蚀100nm的厚度，误差就是10nm，这足以毁掉器件。但现在，如果你只需要刻蚀10nm的剩余厚度，同样的10%误差，带来的绝对厚度偏差仅为1nm。

通过这一步，我们可以精准地移除中间的AlGaN层和底层的p-GaN层，或者根据设计需求，在栅极外保留一层极薄且厚度高度一致的GaN间隔层（Spacer Layer）。

3、对势垒层的终极保护

在传统的工艺中，AlGaN势垒层往往是刻蚀停止的“受害者”，表面充满了等离子体损伤造成的缺陷，这会引起电流崩塌（Current Collapse）等可靠性问题。

而在EPC的这项专利技术中，由于第二步刻蚀需要移除的材料极少，所需的等离子体轰击时间极短，能量也可以控制得更低。因此，下方的AlGaN主势垒层受到的损伤微乎其微。这不仅保证了厚度的均一性，更大幅提升了器件表面的晶格质量。

四、进阶与展望：量产良率的护城河

这项专利并不仅仅止步于三层结构。文中还展示了更复杂的变体，例如多层交替结构。

1、多重停止层的灵活性

如果需要更厚的栅极结构或者更复杂的应力控制，可以在栅极堆叠中插入多层p-AlGaN。这种类似“千层饼”的结构，允许工程师在不同的深度进行精确的刻蚀停止控制，甚至制造出阶梯状的栅极边缘形貌（Graduated Etching），这对于优化栅极边缘的电场分布、提高击穿电压具有重要意义。

2、从实验室到代工厂的跨越

对于学术界来说，制造一个高性能器件是目标；但对于工业界来说，制造一亿个性能一致的器件才是目标。

US10622455B2专利的价值在于，它将原本依赖于“运气”和“极高设备精度”的刻蚀工艺，转化为依赖于“材料结构设计”的确定性工艺。

通过将厚度控制的责任从“时间控制”转移给“材料界面”，大幅降低了工艺窗口的敏感度（Process Window Sensitivity）。这意味着：

第一，晶圆厂可以放宽对刻蚀设备均匀性的严苛要求，降低设备持有成本。

第二，晶圆边缘的良率将得到显著提升，这对于向8英寸甚至12英寸晶圆迁移的GaN产业来说至关重要。

第三，器件电气参数（如Vth）的一致性提高，使得并联使用GaN器件变得更加容易，这对于大功率模块设计是一个巨大的利好。

结语

半导体制造往往是在微观尺度上这种“进一寸有一寸的欢喜”。EPC的这项专利，看似只是在栅极里加了一层薄薄的AlGaN，实则是对整个光刻与刻蚀工艺逻辑的一次重构。它告诉我们，解决制造难题的方法，不一定总是去逼迫设备厂商提高精度，有时改变一下器件的层叠结构，利用材料本身的物理化学特性“借力打力”，往往能起到四两拨千斤的效果。

来源：芯氮鎵速记

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