01 为了看明白这些 +−，得先从 PN 结耗尽层说起

要理解 PN 结，首先需要把一个长期被画得不太严谨的图纠正过来——耗尽层的画法。很多教材把 PN 结的耗尽层画成下图这样：

N 中电子扩散到 P 中，N 侧失去电子后，原本电中性的原子因为少了一个电子而显正电，形成正电荷区；P 侧扩散来的电子与空穴复合，原本电中性的原子因为多了一个电子而显负电，形成负电荷区。这就是耗尽层中正负电荷的来源。而在这种画法里，耗尽层的边界是一刀切的垂直线。这其实是一种示意简化，物理上并不准确，而且会对理解造成误导。

上面图中大家可以看到，耗尽层边缘处，耗尽层里面没有任何的电子和空穴，而耗尽层外面全是电子和空穴。也就是说，浓度在边界处发生了突变。

但实际上，这种突变在物理上是不允许的。因为载流子的浓度分布遵从连续性方程，不允许在某一位置发生跳变。真实情况是：电子和空穴的浓度在耗尽层边界处是连续渐变的，不可能在某个位置发生浓度的突变。

如果以数据图展示的话，一定存在一个浓度的过渡区。

图片来源：https://www.nextnano.com/nextnano3/tutorial/1Dtutorial_pn_junction.htm

02 耗尽层的渐变，决定了其电场强度分布也是渐变的

上面我们搞清楚了耗尽层的真实样子——是渐变的。这就决定了耗尽层内部的电场分布也是渐变的：PN 结界面处最强，越往边缘越弱。

耗尽层内的电场，来自于那些正负离子。这些离子的浓度是渐变的——PN 结界面处浓度最高，越靠近耗尽层边缘越少，直到趋近于零。所以电场强度的分布如下图所示：在 PN 结界面最高，随后逐渐递减，在耗尽层两端边缘趋近于零。整体呈一个三角形的分布。

外部电压对耗尽层电场分布的影响：

根据外部电压的极性，耗尽层会扩大或缩小。

施加外部反向电压（N 接正，P 接负）之后，耗尽层会扩大。

从电子和空穴的视角来看：N 接正极，外部电源把 N 中的电子往外"抽"，N 侧电子减少，耗尽层边界向 N 的深处推进，裸露出更多正离子；P 接负极，外部电源把 P 中的空穴往外"抽"，P 侧空穴减少，耗尽层边界也向 P 的深处推进，裸露出更多负离子。两侧同时向外扩展，耗尽层整体变宽。

但电场分布的形状不会改变。离子依然是界面处最密、边缘处最稀，三角形的形状保持不变，只是随着耗尽层变宽，整体变得更高更宽。电压越大，三角形越大。

如果施加正向电压（P 接正，N 接负），耗尽层会缩小。缩到消失的时候就发生导通，这时候对应的电压就是 PN 结的导通阈值电压。

掺杂浓度对耗尽层电场分布的影响：

掺杂浓度可以改变电场的分布形状。高掺杂一侧，电场强度会在很短的距离内迅速下降；低掺杂一侧，电场强度则缓慢下降，耗尽层在这一侧延伸得很宽。

以 PN⁻ 结为例：P 侧掺杂浓度远高于 N⁻ 侧。从 N⁻ 扩散到 P 的电子，在界面附近很快就与大量空穴复合，几乎无法深入 P 内部；而 N⁻ 侧电子浓度低，需要从很远处调动电子来达到平衡，因此耗尽层在 N⁻ 侧延伸很远，在 P 侧则非常窄。电场分布也随之呈现出：在 P 中迅速降到零，在 N⁻ 中缓慢延伸的形态。

同样，如果 N 不变，把 P 变成 P⁻ 的话，电场分布就会反过来——耗尽层大部分在 P⁻ 侧，N 侧则很窄。

03 电场强度的分布，决定了芯片的耐压设计

刚才讲电场强度分布，是因为它直接决定了芯片的耐压设计。

对于上面的 PN 结来说，耐压失效有两种情况。

第一种情况，雪崩击穿（Avalanche Breakdown）

雪崩击穿本质上是对整个耗尽层内电场强度的积分。电场越强的地方，电子被加速得越狠，撞出新的电子-空穴对的概率越高；电场弱的地方也有贡献，同样需要算进来。把整个耗尽层每一点"撞出新粒子的概率"加起来，当总和达到临界值，就会发生链式反应，器件击穿。积分细节先埋个坑，下次专门来聊。

也就是说，击穿与否取决于三角形的"面积"。外界电压增加时，耗尽层扩展，三角形变大，面积达到临界值时击穿发生。

图中展示的是 N⁻ 的情况。由于 P 侧掺杂浓度远高于 N⁻，耗尽层几乎只在 N⁻ 中扩展，计算时直接看 N⁻ 中的三角形面积即可。

由于三角形形状固定，峰值电场和面积始终同步增长。因此工程上有一个更方便的简化：直接用 PN 结界面处的电场峰值来衡量击穿，每种材料都有一个固有的临界击穿电场强度，峰值到达时击穿发生。SiC 的临界击穿电场约是 Si 的 10 倍，这正是 SiC 能做高压器件的根本原因。

第二种情况：穿通击穿（Punch-through Breakdown）

我们知道施加高电压时，三角形会向外扩展。当 N 或 P 层太薄的时候，如下图所示，还没有达到材料的临界电场极限，耗尽层的边缘就已经接触到了外面的金属电极。这种情况下直接形成导通路径，耐压完全失效。

04 通过 N⁻ 漂移层实现 MOSFET 的耐压设计

让 N⁻ 漂移层来承压，让三角形在 N⁻ 中扩展

其实漂移层 N⁻ 和上方的 P 体区，不就是一个 PN 结吗？在 Drain 施加正电压、Source 接地的时候，这个 P-N⁻ 结承受反向偏置电压，耗尽层向 N⁻ 漂移层中扩展，道理和前面讲的 PN 结反向耐压完全一样。这里把漂移层设计成 N⁻，就是为了让耗尽层尽量都在 N⁻ 中扩展，而不是进入 P 体区。

想要提高芯片的耐压，就增加 N⁻ 漂移层的厚度，让三角形有更大的扩展空间。但同时，厚度增加也会带来导通电阻的增大，这是一对需要权衡的矛盾。

为什么不让 P 和 N⁻ 共同分担承压？

有人可能会问：让 P 体区也参与承压，不是可以减轻 N⁻ 的负担吗？

问题在于，如果要让耗尽层也在 P 侧大幅扩展，为了防止穿通击穿，P 体区就必须做得很厚。但 P 体区正是 MOSFET 沟道所在的区域，P 层越厚，沟道电阻越大，导通特性越差。所以这种设计行不通，承压的任务必须全部交给 N⁻ 漂移层来完成。

用 N⁺ 衬底防止穿通击穿

N⁻ 漂移层承压时，需要防止三角形一路扩展到 Drain 金属电极，否则就会发生穿通击穿。为此，在 N⁻ 下方增加了 N⁺ 衬底。

前面提到，高掺杂一侧电场强度会在极短距离内迅速下降。进入 N⁺ 后，由于掺杂浓度骤升，电场在极短距离内迅速降到零。这样一来，电场分布从 N⁻ 中缓慢下降的三角形，加上 N⁺ 中迅速截止的一小段，整体呈梯形（四边形）。电场在到达金属之前就已经衰减完毕，穿通击穿因此得到避免。

N⁺ 的另一个功能：降低金属与半导体之间的接触电阻

金属与半导体接触时，和 PN 结类似，也会发生电子的扩散，在界面处形成一个类似"耗尽层"的阻挡区域。这个阻挡区域的厚薄，取决于金属材料和半导体掺杂浓度的组合。掺杂浓度低时阻挡区域宽，电阻大，电流难以通过，形成肖特基接触（Schottky contact），这也是肖特基二极管的工作原理；掺杂浓度高时阻挡区域极窄，电子可以直接穿过，接触电阻很小，形成欧姆接触（Ohmic contact）。

N⁻ 的低掺杂如果直接与金属接触，接触电阻会很大，影响导通电阻和开关性能。N⁺ 衬底的高掺杂，正是为了在 Drain 侧形成良好的欧姆接触，降低整体电阻。