没有可用的天然氧化层，界面依赖沉积工艺构建

导语

GaN（氮化镓）功率器件的栅介质，几乎都建立在沉积形成的界面上。Si 有热生长的 SiO2，SiC 也能靠氧化加退火得到可用界面，GaN 偏偏没有这样一层可用的天然氧化物。这篇要回答两层问题。第一层，GaN 为何无法提供一层可用的天然氧化层，热氧化在 Si 与 SiC 上都可行，却在 GaN 上失效于哪一个环节。第二层，既然界面只能依赖沉积构建，介质应该如何选，界面应该如何做，做完之后又该如何验收。

一、热氧化路径为何不可行

氧化温度尚未达到，表面已先失稳

要生长致密、低缺陷的氧化层，温度是第一前提。Si 的热氧化需要 900 °C 以上，SiC 还要再高两三百摄氏度。GaN 的困难在于无法进入这一温度窗口。

热力学计算给出的约束更强。真空环境下，GaN 按 2GaN → 2Ga(l) + N2(g) 分解，在远低于氧化所需温度的区间（热力学计算给出数百摄氏度量级）就已在能量上有利；材料之所以能稳定到更高温度，依靠的是动力学势垒。表面的 N 原子必须两两结合成 N2 分子才能脱附，这一步反应势垒高，把分解推迟到了更高温度。分子束外延腔体内的原位质谱测量给出了具体数据：真空中 GaN 表面的 Ga 脱附速率在 720 °C 附近仍接近于零，到 805 °C 升至约 3.5 nm/min，表观激活能约 3.1 eV，随温度指数上升。N2 分子的键能高达约 945 kJ/mol，这一强成键驱动力使 N 持续脱离表面，留下富 Ga 的变质表层，严重时直接析出 Ga 液滴。

气氛能改变温度边界，却改变不了趋势。N2 与 NH3 构成的富氮气氛通过提高表面 N 的化学势压制分解，可把表面稳定到约 1030 °C，这正是 MOCVD（金属有机化学气相沉积）外延得以进行的前提；改用 H2 载气，氢参与表面反应、降低分解势垒，850 至 900 °C 以上表面便转为富 Ga。热氧化要求的恰是 O2 气氛，O2 既不提供 N 化学势，又在高温下与分解过程争夺表面反应位点。结果是氧化反应尚未把界面推平，衬底表面已经先一步偏离化学计量比。也就是说，GaN 在氧化的同时就破坏了自身表面结构，对应的正是 N 脱附与富 Ga 化的竞争过程。

强行氧化得到的 Ga2O3，关键指标难以满足栅介质要求

在 750 至 1100 °C 的 O2 气氛中坚持氧化 GaN，能得到一层 Ga2O3，X 射线衍射的鉴定结果一致：多晶的单斜 β 相。问题正源于多晶结构。多晶意味着晶界，晶界即漏电通道；氧化温度越高，表面粗糙度越大，界面起伏越严重。有实验把 950 至 1000 °C 氧化后的氧化层腐蚀掉，在裸露的 GaN 表面制作肖特基二极管，反向漏电急剧上升，说明高温氧化已对衬底表面造成不可逆损伤，这与 1.1 节的分解机理完全吻合。

β-Ga2O3 是超宽禁带材料，带隙实测约 4.5 至 4.9 eV，随晶向与测试方法略有差异，足够高，无法用作 GaN 栅介质的原因集中在另外三处。其一是相结构与形貌，多晶、粗糙、晶界密布。其二是界面，氧化前沿伴随表面分解，界面态与固定电荷不可控。其三最关键，β-Ga2O3 与 GaN 构成 II 型能带排列，电子势垒很低。热氧化得到的 β-Ga2O3/GaN 界面，X 射线光电子能谱给出的价带阶约 1.4 eV，对应的导带阶只有约 0.1 eV 量级。部分文献中接近 0.9 eV 的数值对应的是价带阶或不同定义下的 VBO，并非电子注入需要越过的导带阶。导带阶才是电子越过栅介质的势垒高度，约 0.1 eV 的导带阶对栅介质几乎不起阻挡作用。原子层沉积可以生长出质量好得多的 β-Ga2O3，界面态密度能压到 3.6×1011 cm-2·eV-1 量级，但导带阶这道材料约束不随膜质改善而改变，栅漏电问题依旧。Ga2O3 被排除的根源在材料体系本身，与工艺优化程度无关。

图 1　GaN 热氧化失效的两个环节

二、界面决定权前移：沉积之前的表面预处理

起点是一层原生氧化物加碳污染

GaN 晶圆离开外延炉、暴露大气之后，表面会形成亚纳米到数纳米量级的 Ga-O 相关原生氧化层，多数工艺报道中 1 至 2 nm 是常见量级，主要成分是无定形的 Ga-O 键合物，并伴随大气与有机物带来的碳吸附。X 射线光电子能谱显示，未处理表面的 Ga-O 信号往往强于 Ga-N 信号。沉积介质的界面优劣，在开始沉积那一刻就已大半确定。落到工程上，预处理要解决两样东西：成分与厚度都不受控的原生氧化物，以及碳。

湿法清洗：配方分工明确

常用配方的分工清晰。HCl 与 HF 负责溶解原生氧化层，HF 对 Ga-O 的去除更彻底，处理后表面氧含量最低。H2SO4 与 H2O2 体积比约 5∶1 配成的溶液氧化性强，对碳污染的去除最干净。一组在 ALD（原子层沉积）Al2O3 成膜之前系统比较多种清洗配方的 MOS 电容实验给出了量化结果：该配方处理后界面碳含量约 0.78%，Al2O3 表面粗糙度 0.2 nm，氧化层总电荷低至 1.6×1011 cm-2，光辅助 C-V 测得的界面态密度在各配方中最低，约 3.7×1012 cm-2·eV-1。

(NH4)2S 硫化处理采用另一条思路：先用 HCl 去除氧化层，再让 S 物种占据表面悬挂键位，尤其与表面 Ga 悬挂键形成 Ga-S 键，并部分替代原有的 Ga-O 键。这样形成的硫化表面能在清洗之后、进腔之前暂时抑制再氧化，为新鲜表面保留较干净的成核状态。延长硫化时间，界面态密度、C-V 频率色散与击穿特性都持续改善。

另一个值得注意的结果是，NH4OH 清洗对碳的去除很好，却会保留较多 Ga-O 成分，按去氧化层的标准衡量并不彻底；恰恰是这种处理，在带隙上半部分给出了最低的界面态密度。这提示一层成分受控的薄 Ga-O 过渡层未必有害，它可能以更平缓的键合过渡降低了某个能量区间的缺陷密度。预处理的目标因此需要更准确的表述：把界面化学状态控制在已知有利的构型上。氧含量清到最低只是其中一种构型，未必对每个能量区间都最优。

等离子体预处理与 TMA 自洁：进腔之后的最后两步

湿法清洗结束到介质成核之间还有两步可做。第一步是腔内等离子体处理。N2 或 NH3 等离子体通过表面活化、补氮与反应性物种清除来降低残余碳与氧相关污染，使富 Ga 表面恢复到富 N 状态；但等离子体本身带来损伤，连续放电的离子轰击会在表面制造新的缺陷。脉冲模式的 N2 等离子体在这对矛盾之间取得较好折中：间歇放电保留了化学清洁作用，又压低了累积的轰击损伤，处理后器件的漏电与电流崩塌都有改善。

第二步是 TMA（三甲基铝）预脉冲的自洁效应。这一现象最早在 GaAs 体系的 ALD 研究中被定量确认：单次 TMA 脉冲即可还原约 65% 的原生氧化物，TMA 分子夺取表面的氧、生成挥发性产物，同时在表面留下不足 1 nm 的富 Al-O 成核层；300 °C 下的还原比 200 °C 更彻底。GaN 上的 ALD Al2O3 工艺常借鉴这一自洁思路，在正式生长前先施加几个 TMA 预脉冲，用以消耗或改写残余的 Ga-O 物种，并建立更可控的 Al-O 成核层。GaAs 原生氧化物与 GaN 原生 Ga-O 层在反应产物、残留 Al-O 与温度窗口上并不完全相同，这里属于机理上的借鉴，两者并不直接等同。

原位与异位：真空破坏是一道分水岭

以上手段都默认了一个前提：晶圆离开过外延炉。一旦暴露大气，原生氧化与碳吸附立即重启，后续所有清洗都只是补救。把这个前提整体去掉的做法，是在外延腔内不破真空直接沉积介质。外延结束、表面仍处于受控气氛时，第一层介质随即覆盖上去。表面从未接触大气，原生氧化物与碳污染从源头上不存在。这正是原位沉积在 GaN 体系里地位特殊的根本原因，它从源头上消除了预处理问题。代价同样明确：介质生长被绑定在外延炉内，材料选择、厚度调节与返工自由度都受限制。第三节对比各条路线时，这道原位与异位的分水岭会反复出现。

图 2　表面预处理各环节与残留物的演变

三、四条成膜路线：同一层介质，四种履历

GaN 的成膜方式可以只用沉积两个字概括，本节把它展开为四条具体路线：PECVD SiN、LPCVD SiN、外延腔原位 SiN、ALD Al2O3。同样标称 SiN 或 Al2O3，四条路线给出的氢含量、致密度、界面质量与可靠性差别极大，差别的来源可归结为两个变量：成膜温度，以及介质覆盖之前表面经历了什么。

PECVD SiN：低温与损伤并存

PECVD（等离子体增强化学气相沉积）以 SiH4 与 NH3 在 300 °C 左右成膜，温度低、产能高、与后段工艺兼容，是最易获得的一条路线。代价有两项。其一是氢，前驱体中的氢大量进入薄膜，以 Si-H 与 N-H 键的形式存在，这些含氢键位构成电荷俘获中心，还会在后续热处理中释放氢、改变膜的性质。其二是等离子体损伤，成膜初期的离子轰击直接作用在裸露的半导体表面，制造新的表面缺陷。

工艺优化能明显收窄这两项代价。提高 NH3 与 SiH4 的流量比、使薄膜偏富氮，折射率从化学计量比附近的 2.0 降到 1.83，Si-H 键密度下降约三分之二；以这种富氮膜做钝化，栅极漏电仅增加约 1.2 倍，阈值电压漂移压到 0.03 V 量级。另外，PECVD SiN 携带的正电荷在特定结构中反而成为可利用的资源：超薄势垒的 HEMT（高电子迁移率晶体管）本身二维电子气浓度不足，方块电阻高达数万 Ω/□，沉积 PECVD SiN 之后正电荷补充表面施主，方块电阻可降到数百 Ω/□，钝化层在此直接参与了沟道的构建。

LPCVD SiN：以温度换取致密度

LPCVD（低压化学气相沉积）把成膜温度抬到 700 至 800 °C。氢在这一温度下大部分脱附，薄膜致密、针孔少、化学计量比易于控制。近年功率 GaN 的 MIS 结构（金属-绝缘体-半导体）中，它是热门的栅介质选择，可靠性数据支撑了这一地位：35 nm 的 LPCVD SiN 栅介质在 TDDB（经时介电击穿）测试中，外推到 15 V 栅压下满足十年寿命。

它的限制同样来自温度。一处在工艺集成：增强型器件常用栅槽刻蚀方案，刻蚀后的半导体表面再经历 700 °C 以上的高温成膜，沟道区迁移率会退化。另一处在电荷俘获：LPCVD SiN 体内的陷阱能级深，激活能超过 1.1 eV，俘获截面大，栅压把电子大量注入介质体内之后释放极慢，高过驱动电压下的阈值漂移因此成为这条路线最需要管理的可靠性项目。

原位 SiN：从源头上免除预处理

原位 SiN 在 MOCVD 外延腔内、紧接势垒层生长完成后沉积，以 SiH4 与 NH3 在约 1000 至 1125 °C 下成膜。表面不暴露大气，没有原生氧化层，没有碳污染，没有等离子体损伤，第二节讨论的整套预处理问题在这条路线上并不存在。

界面数据相应也是各路线中最好的。作栅介质使用时，界面态密度可做到 2 至 3×1012 cm-2·eV-1，比异位沉积的 SiN 与 Al2O3 低约一个数量级；针对载气、生长温度与界面插层深度优化后，部分报道可把特定能级范围内的界面态密度进一步压低到 1011 量级，但这类结果强依赖样品结构与提取方法，不宜直接作为通用工艺水平。膜本身的介电常数约 7，击穿场接近 10 MV/cm。器件层面，原位 SiN 钝化的器件动态导通电阻增幅可压到 5% 以内，对照的异位钝化器件普遍在百分之十几以上。产业界最早把这条路线做成标志性工艺的是比利时的 imec：2005 年前后即报道在外延末端原位生长 SiN，既抑制势垒层弛豫开裂，又中和表面电荷、抬高二维电子气浓度，150 mm Si 衬底上方块电阻做到 272 Ω/块，片内不均匀性 1.9%。

这条路线的限制在第二节末尾已经点出：介质被绑定在外延炉内。还有一处工程细节值得单独记录：超薄的原位 SiN 单独覆盖栅漏之间的通路区时，对电流崩塌的抑制可能不足，常见做法是原位 SiN 只负责最关键的第一界面，其上再叠加 PECVD 或 LPCVD 膜补足厚度，双层结构各取所长。

ALD Al2O3：自限反应带来的确定性

ALD Al2O3 以 TMA 与氧化剂（H2O、O3 或 O2 等离子体）交替脉冲，在 250 至 350 °C 下逐周期生长。自限表面反应带来三项确定性：厚度按周期数精确控制、台阶覆盖保形、膜厚均匀性好。加上 2.3 节的 TMA 自洁效应，以及约 2.1 至 2.2 eV 的导带阶（第四节展开），它是 GaN MIS 栅介质研究中被引用最多的一条路线。成膜后 500 °C 左右的 O2 气氛退火（PDA）能减少体内陷阱、收窄 C-V 迟滞，是这条路线的标准收尾步骤。

它的两处短板都与电荷相关。一处是固定电荷的符号问题。同一种 ALD Al2O3，在 Si 上表现为负固定电荷，光伏行业正利用这一点做 p 型表面钝化；在 GaN 上却在多数 GaN MIS 报道中表现为正固定电荷，报道值从 4.6×1012 到 2.4×1013 cm-2 不等。主流解释把根源放在界面化学计量比上：GaN 上的界面偏 Al 过量，Si 上的界面偏 O 过量，电荷符号由界面构型决定，与 Al2O3 体材料无关。正固定电荷把阈值电压向负方向推移，对增强型设计构成直接障碍，需要借助 AlN 或 AlON 插层引入补偿电荷使阈值电压回移。另一处短板是体内陷阱带来的正栅压不稳定，第五节展开。

表 1　GaN 上四条介质成膜路线对照

图 3　四条成膜路线在温度与界面质量坐标上的位置

四、界面做出来之后：偏压与温度下的验收

预处理完成、介质沉积完成，界面质量要靠电学验收确认。GaN MIS 结构的验收有两处特殊，一处在物理，一处在方法。GaN 的界面态密度测量首先要分离极化电荷，在这一点之外，本节再讲清楚两个更深的陷阱。

正栅压不稳定：电子被推入第二界面

MIS-HEMT 的栅介质叠在 AlGaN 势垒层上，介质与 AlGaN 之间的界面称为第二界面。正栅压把沟道电子向上推，过驱动足够大时，电子越过 AlGaN 势垒涌入第二界面与介质体内的陷阱，被俘获的负电荷把阈值电压向正方向推移。这就是 GaN MIS 结构正偏压温度不稳定性（PBTI）的基本图像。应力强度不同，机理也分层：中等应力下，漂移以预先存在的陷阱俘获为主，撤压后可恢复，漂移量随时间对数增长并趋于饱和；高应力下开始产生新的缺陷，漂移出现不可恢复的成分。负栅压方向的不稳定相对较轻，主要表现为已俘获电子的缓慢发射与阈值回漂，与下一小节的深态冻结叠加之后，体现为依赖偏压历史的迟滞。

介质路线在这一项上的差别可直接对照第三节：LPCVD SiN 的深体陷阱在高过驱动下释放极慢；ALD Al2O3 的体缺陷能级集中在导带下约 1.15 eV 附近、分布较窄，配合 PDA 退火后漂移行为相对可控；原位 SiN 凭借最低的界面态密度，在同等应力下漂移最小。温度是验收中不可省略的维度：升温使发射时间常数指数级缩短，原本冻结的深态在高温下解冻、参与充放电，阈值漂移随温度的变化因此可能呈非单调行为，验收要覆盖到 150 °C 量级的高温点。

深能级界面态在室温下处于冻结状态

第二个陷阱在测量方法上，比前面的极化分离问题更隐蔽。界面态向导带发射电子的时间常数随能级深度指数增长。GaN 带隙宽，深能级离导带远，这个指数项的增长远超常规测量窗口：能级位于导带下约 0.7 eV 处的界面态，室温发射时间常数已经超过常规测量能等待的上限（按 103 s 计）；再往深处接近带隙中部的态，时间常数可达 1020 s 量级。也就是说，导带下 0.7 eV 以深的界面态在室温测量里处于冻结状态，它们俘获电子后不再放出，常规 C-V 与电导法对它们完全没有响应。

这直接动摇了从 Si MOS 沿袭来的测量习惯。Si 带隙窄，全带隙范围的界面态在常规测量窗口内都能响应；GaN 上照搬同样的方法，测到的只是靠近导带的浅态，报告中的 Dit 数值可能严重低估。解决思路是光辅助 C-V：用紫外光（典型波长 365 nm）先把深能级上的电子光电离清空，再做电压扫描让陷阱重新填充，从两次扫描的差值反推深态密度。同一个 Dit 符号，在不同衬底上其实是不同的含义；就 GaN 而言，它的完整含义到这里才补齐：不注明测量方法与光照条件的 GaN 界面态密度，即便在同一套工艺内部纵向比较也不可靠。

五、电流崩塌的成因机理

GaN 介质工程绕不开电流崩塌，本篇只梳理其成因机理，可靠性层面的设计与验证另作展开。

要理解崩塌，先回到二维电子气的来源。AlGaN/GaN 异质结的极化电荷面密度在 1013 cm-2 量级（Al 组分 0.3 附近约 1×1013 cm-2），但极化偶极子自身正负抵消，提供不了净电子。2000 年，加州大学圣塔芭芭拉分校的 Ibbetson 等人给出了被广泛接受的答案：电子来自势垒层顶面的施主型表面态。在 Al 组分 0.34 的样品上，这些表面施主位于导带下约 1.65 eV，只有当势垒层厚度超过约 3.5 nm、表面施主能级被极化电场抬升到费米能级以上时，电子才转移进沟道，二维电子气才出现。这个模型有一条直接推论：供给沟道电子的，与俘获沟道电子的，是同一批表面态。

俘获的那一面就是电流崩塌。器件关断、漏极承受高压时，栅漏之间的表面态捕获电子、带上净负电；器件再次开启时，这片负电荷等效于一个附加的负偏置栅极，耗尽其下方的二维电子气，通路区电阻骤升，输出电流低于直流值，动态导通电阻恶化。2001 年，Vetury 与 Mishra 把这片受表面态电荷控制的区域命名为虚拟栅，这个术语沿用至今。功率器件钝化层 | GaN HEMT 的表面钝化（功率器件钝化层专题 第4篇 看不见的虚拟栅）

SiN 钝化为何能抑制崩塌，文献中两种解释长期并存。一种从消去可俘获态出发：SiN 与表面成键、饱和悬挂键，可供俘获的表面态总量下降。另一种从电荷补偿出发：界面处的 Si 原子作为施主电离，正电荷部分中和势垒层表面的负极化电荷，既抬高二维电子气浓度，又减轻表面态承担的供电角色。两种机理并不互斥，不同工艺的 SiN 中两者占比不同。无论按哪种解释，第二节那道分水岭都成立：原位 SiN 的界面没有原生氧化物参与，崩塌抑制能力稳定优于异位沉积，这也是它在产业界站稳的根本理由。

图 4　虚拟栅与电流崩塌的因果关系

六、小结

把前面几节合起来，沉积界面这个说法对 GaN 才有了完整的工程含义。

热氧化在两个环节上同时失效：表面在氧化温度下先行失稳，强行氧化的产物又无法通过相结构与导带阶两项要求，介质从此只剩沉积一种来历。沉积界面把质量的决定权前移到成膜之前，原生氧化物与碳的去除、硫化保护、等离子体处理、TMA 自洁，每一个环节都在改写最终界面，原位沉积则从源头上免除了整个预处理问题。四条成膜路线给出四种温度与履历的组合，没有全能选项，选择标准要从器件结构与可靠性目标倒推。带阶从一个材料常数变成一个设计变量，选择介质就是在选择势垒高度。验收环节有两个 GaN 特有的陷阱：第二界面的电荷俘获，以及深能级界面态的室温冻结，不升级测量方法，问题会潜伏到器件的长时漂移中才暴露。

放到几类常见衬底里看，差别就清楚了：Si 的界面质量由氧化决定，SiC 的界面质量由氧化加退火决定，GaN 的界面质量则由沉积之前与沉积之中的完整工艺履历共同决定。这正是 GaN 介质工程比前两者更依赖前道处理的原因。

来源：半导体工艺知识站

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