派恩杰今天上午在官微发了一篇文章，展示了他们首发的碳化硅铜互连封装工艺，今天我找了几个行业的专家朋友对这篇文章展示的技术和工艺情况做了交流，下面这篇我也把交流到的一些观点给大家分享一下。

派恩杰这篇文章，最值得看的地方，不是“全国首发”，也不是“先进封装”这几个字本身，而是它把SiC今天一个越来越现实的问题摆到了台面上：芯片性能还在往前推，但封装已经开始决定器件还能往前走多远。

这不是一句宣传话术。

过去几年，行业讲SiC，重点大多还在衬底、外延、器件结构、栅氧可靠性、导通损耗和短路能力这些芯片层面的问题。但当器件继续往高功率密度、高频、高结温和薄片化方向推进时，真正先暴露出天花板的，往往不再是芯片，而是封装：电流怎么铺开，热量怎么导出，薄芯片怎么扛住长期功率循环，寄生参数怎么压下去？

国际厂商最近几年的动作，其实已经说明了这一点。Wolfspeed在官方资料中强调top-side cooled封装的意义是释放更高的功率耗散能力、优化热性能；ST把top-side cooling和更高功率密度、热管理能力直接挂钩；onsemi则把热瓶颈视为SiC进一步扩展的现实障碍，并通过top-side cooled T2PAK去处理高功率应用里的热设计问题。

所以，从第三方角度看，派恩杰这篇文章真正抛出来的问题不是“要不要做铜互连”，而是：如果SiC下一步竞争已经从芯片走到封装，那顶部金属化、正面互连和热路径结构是不是都该重做一遍？

图源：派恩杰官微

下面真正值得拆的，也正是这件事。

派恩杰这条路线，关键不在“铜互连”，而在“把铜前移到了芯片顶层”

市场一看到“铜互连”，最容易想到的是铜线键合、铜夹片、铜柱这些封装层面的动作。但如果只看到这里，其实会把派恩杰这条路线看浅了。

派恩杰文章里真正关键的一步，是把起点放在了芯片顶部厚铜金属化上，而不是沿用传统铝金属化，再在封装端用NiPdAu、DTS或者其它过渡层去适配铜线或铜夹片。

这个变化的意义，不是“材料换了”，而是正面互连的定义变了。

如果芯片顶层仍是铝，那么后续做任何铜基互连，几乎都绕不开异质界面：铝和过渡层之间一个界面，过渡层和铜之间又一个界面。每多一层界面，就多一个热膨胀失配点、多一个接触电阻来源，也多一个潜在失效位置。对于高温、高热流密度、重复热循环的SiC器件来说，这些都不是次要问题。

派恩杰的思路，说到底是在做一件更激进也更底层的事：不在封装端给铝体系反复补丁，而是直接把芯片正面金属体系切到铜。

从产业拆解的角度看，这一步至少意味着三件事。

第一，后续的铜线、铜柱、铜夹片、顶部散热结构，都有机会建立在同一种金属体系上，材料连续性更好。

第二，原本多个异质界面被压缩掉，互连结构的失效模式有机会简化。

第三，它天然更适合往wire-bondless和chip-embedded方向延伸，因为芯片顶层已经不再是传统Al pad思路。

所以，如果只把派恩杰理解成“做铜线替代”，其实抓不到重点。重点是它想把front-side metallurgy先改掉，再去定义后面的互连和热路径。

那么，厚铜工艺难在哪里？

不是“镀得上去”，而是“镀上去以后还能稳定工作”

派恩杰文章把顶部厚铜写成整个路线的技术基石，这个判断可以理解。

图源：派恩杰官微展示的厚铜工艺情况

但从工艺角度看，很多人看到“厚铜”，第一反应是做一层更厚、更导电、更导热的顶层金属。但对于SiC功率器件来说，难点根本不在“有没有厚铜”，而在于厚铜进入器件结构以后，会把原来相对平衡的应力场、电场分布和工艺窗口全部重排一遍。

1. 最核心的难点，是应力管理

铜的CTE虽然比铝更接近SiC，但它仍然远高于SiC。也就是说，铜不是“匹配”，只是“相对没那么失配”。一旦顶层铜变厚，热循环中累计的机械应力不再只是一个界面问题，而会变成整个顶层结构的系统问题。

这里至少有四个敏感点：

• 铜层本身的内应力：电镀或沉积出来的厚铜，如果残余应力控制不好，后面在热循环和封装固化过程中就会持续释放。
• 铜/底层阻挡层的附着力：附着不稳，后面最容易出现的不是“性能慢慢变差”，而是直接局部剥离或裂纹扩展。
• 铜/钝化边界的应力集中：很多问题不出在大面积区域，而出在台阶、边缘、开窗位置。
• 薄芯片耦合效应：芯片越薄，越没有足够的机械体积去吸收顶层带来的额外应力，正面结构的任何不稳定都会更快传导到底层有源区附近。

这也是为什么厚铜不是越厚越好。厚铜层一旦超过某个工艺和结构能承受的窗口，导电和导热收益可能还在增加，但可靠性已经开始掉头。

2. 第二个难点，是和器件版图、电场终端的兼容性

功率器件顶层不是一块简单的金属平板。MOSFET的源极区、栅极引出区、pad区、termination区域，对金属层厚度、边缘形貌、覆盖精度和台阶过渡都有要求。厚铜一旦引入，最直接的问题是：

• 光刻和开窗的工艺窗口会变窄；
• 边缘台阶更高，后续键合或夹片接触区的几何更难控；
• termination附近的局部场分布更敏感；
• 若顶层平整度不足，后续互连的一致性会直接受影响。

换句话说，厚铜工艺不是独立存在的，它一定会反向修改器件顶层版图和封装接触区设计。真正成熟的路线，不会只谈“厚铜好处”，而必须同时解决“厚铜和器件设计怎么一起改”。

3. 第三个难点，是大尺寸平台下的均匀性

派恩杰把这条路线和8英寸SiC绑定，这是前瞻性的地方，但也是难度上升最快的地方。

6英寸和8英寸的差别，不只是晶圆面积更大。对于厚铜工艺来说，更大的问题是：

• 晶圆内厚度均匀性更难做；
• 边缘与中心的应力分布更难控；
• 后续减薄、切割和封装时的翘曲风险更高；
• 工艺良率波动更容易被面积放大。

所以，从产业观察角度看，“8英寸 + 厚铜”不是两个利好简单相加，而是两个高难变量叠在了一起。

为什么国际厂商也在往铜前金属化和铜互连走？

因为失效瓶颈已经变了，这也是派恩杰这条路线值得聊的地方。

以前很多封装路线的问题，最后暴露出来的是铝线lift-off、键合根部疲劳或者传统焊层退化。但SiC器件进到更高温、更高热流密度之后，旧的薄弱点被加速放大，封装瓶颈的位置也在移动。

Infineon在其官方资料里，对这一点讲得其实很清楚。它的.XT技术，核心就是把铜前金属化 + 更强的die attach组合起来。按照Infineon公开的说法，铜前金属化和强化芯片贴装之后，SiC模块的功率循环寿命可以比常规封装提高20倍以上，甚至在某些快充应用工况下达到22倍以上；

而且当die attach不再是最弱一环以后，失效瓶颈会重新转移回bond wire一侧。

这个信息很关键。它说明铜前金属化的价值，不只是“导电导热更好”，而是它会直接改变封装失效链条：原本先坏的是谁，后面可能就不再是谁。

Wolfspeed在官方资料里对铜夹片的表述也很直接：top-side clip interconnection可以带来更低电阻、更低电感、更好的热管理和更强机械可靠性；其铜夹片系统替代传统bond wire之后，能够支撑更高电流密度，并改善模块寿命和热性能。

从第三方视角看，这些信息共同说明一件事：铜前金属化和铜互连的价值，不在于“更先进”这个抽象标签，而在于它们确实有能力改变SiC模块的封装短板位置。

派恩杰这次路线之所以值得看，也正因为它试图切入的正是这个位置。

关于“嵌入式封装”，真正要看的不是趋势判断，而是接口匹配问题

派恩杰把embedded PCB封装写成未来方向之一，这个方向判断本身没问题。

但如果从技术拆解的角度看，embedded这件事最关键的不是“趋势对不对”，而是芯片顶层金属体系和PCB内铜互连体系到底能不能真正匹配。

这是很多文章容易一笔带过、但实际最硬的一步。

对于chip-embedded power封装来说，芯片不再是放在传统模块基板上，再靠bond wire或clip把电流引出来，而是要直接进入多层基板或build-up结构里。这时顶层互连不只是“接上去”就行，而是要同时满足：

• 和铜通孔/铜柱/铜层直接连接的工艺兼容性；
• 层压过程中的热机械稳定性；
• 封装体内部绝缘结构的长期可靠性；
• 低寄生电感和低导通阻抗目标；
• 薄封装体里更大的芯片整合能力。

USI在2026年公开展示的SiC chip-embedded方案，之所以值得关注，不是因为它又做了一个新名词，而是它把这些要素放在了一起：多层ABF基板、single-side copper exposed、wire-bondless架构、封装体内置绝缘、低杂散电感和更小导通电阻。

这正好可以反过来看派恩杰的路线。

如果顶层还是传统Al pad，那么嵌入式封装路线通常还要增加额外的Cu finish或过渡层，等于又把异质界面和附加工序引进来。

如果顶层一开始就是厚铜，那么从“材料接口匹配”的角度看，它天然更接近embedded封装的要求。也就是说，派恩杰讲“嵌入式封装前提”，真正成立的地方，不在概念上，而在于它确实试图先把最难绕开的接口问题提前解决。

但这里还要继续往下拆。

1. 顶层是铜，只解决了第一步，不等于嵌入式封装就能落地

真正的嵌入式封装，后面还要面对至少四个技术门槛：

• 芯片减薄后的机械完整性：die足够薄才能更好嵌入，但越薄越脆；
• 层压过程中的翘曲与应力：SiC、铜、树脂、陶瓷或ABF体系的热机械行为完全不同；
• 微孔铜填充与接触一致性：只要局部填充不均或界面空洞，电阻和热阻都会失控；
• 可返修性和失效分析难度：嵌入式封装结构一旦出问题，定位和返工成本远高于传统模块。

所以，从第三方角度看，派恩杰这条路线与嵌入式封装的匹配度，更多体现为它在材料体系上更像是为嵌入式封装做准备，而不是已经跨过了嵌入式封装量产门槛。

派恩杰是否会把“厚铜”变成一个封装接口平台？

如果厚铜只是为了做铜线键合，那它的意义仍然主要停留在当代模块升级。

但如果厚铜最终能同时服务于：

• 铜线/铜夹片互连；
• 顶部散热路径；
• wire-bondless结构；
• embedded PCB内铜连接；

那么它就不再只是一个工艺点，而更像一个接口平台。

从产业视角看，这恰恰是派恩杰路线里最值得长期跟踪的一点。

所以，总的来说，派恩杰这篇文章抓到的问题是真问题，路线切进去的位置也确实比较深，尤其是它没有停留在“铜线替代”这种浅层叙事，而是把重心放在了顶层金属体系和正面互连重构上。

接下来真正值得行业继续观察的，反而不是“这条路线正确与否”这种结论性判断，而是三组更具体的信号：

第一组：厚铜工艺本身的数据

比如：

• 晶圆内外厚度均匀性做到什么水平；
• 顶层附着、裂纹、剥离和边缘应力问题控制得怎么样；
• 热循环、功率循环之后，最先出问题的是哪一层。

这些数据，决定的是厚铜到底是“概念成立”，还是“工艺成立”。

第二组：它和具体封装形态的耦合结果

比如：

• 和铜线键合耦合时，提升主要体现在哪；
• 和铜夹片、顶部散热耦合时，热阻和寄生参数改善到什么程度；
• 和背面BGBM协同时，系统短板有没有从正面转移到背面。

这些信息，决定的是它到底只是一个单点改进，还是开始表现出平台特征。

第三组：它和下一代封装的真实接口能力

比如：

• 是否会继续往wire-bondless走；
• 是否会和embedded PCB路线形成实际产品耦合；
• 是否会出现面向特定应用场景的封装定义，而不是只讲通用平台。

这些信号，决定的是派恩杰这条路线未来会停在“先进模块封装升级”，还是继续往“下一代封装接口平台”演进。

派恩杰这篇文章，可以说是把SiC封装里最硬的那一层问题——芯片顶层金属体系、正面互连失效链条、以及与下一代封装接口的关系——明确摆出来了。

这篇文章真正值得深挖的，不是它这个方案是不是一个标准答案，而是它把问题抬到了一个更接近产业下一阶段竞争的位置上。

剩下的，就不是靠语言判断，而是靠后续工艺数据、封装验证和产品落地慢慢说话。

写在后面：亲爱的读者朋友们，这篇文章调研的时间比较紧张，肯定会有不尽之处。如有意见相左或补充的朋友，欢迎和我们深入交流

信息来源： 碳化硅芯观察

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