导读：晶圆中心区的阈值电压标准差小于 0.07 伏——这个数字背后，才是 SiC 从实验室走向工厂的真正门槛。

在实验室里做出一块性能漂亮的晶片，和在整片晶圆上把它重复做出来，中间的距离，大概相当于一个厨子在家炒出一盘好菜，和让一百家门店炒出同一盘菜。前者靠手艺和运气，后者靠流程和标准。

▲ 一片 6 英寸晶圆上做出来的，和实验室里做出来的，是两回事

SiC 这个圈子这两年其实分成两拨人在使劲。一拨认为，降本的钥匙是尺寸——从 6 英寸到 8 英寸，单片芯片产出能提升约 90%，谁先把 8 英寸跑通，谁就拿到下一程的船票。另一拨认为，尺寸只是把问题放大：晶圆越大，温度场、气流、掺杂的均匀性越难控，真正卡住良率的从来不是"能不能做出来"，而是"能不能每片都一样"。

京都大学这次拿出来的结果，是第二拨人的证据。

阈值电压的标准差，量的其实是制造能力

9 月 27 日，在 2026 年国际碳化硅及相关材料会议（ICSCRM 2026）上，京都大学团队报告了一项题目就叫"从实验室到工厂"的工作：把他们在芯片级验证过的 SiC JFET 工艺，搬到 6 英寸外延片上做晶圆级制造。大学实验室没有量产设备，于是他们找了拥有量产线的 Phenitec Semiconductor 合作，按工业标准跑完流程。

结果里最硬的不是"做出来了"，而是一个数字：晶圆中心区域的阈值电压标准差小于 0.07 伏。第一作者 Mitsuaki Kaneko 说，他们本以为晶圆级制造本身能成，但没想到第一次流片，中心区的均匀性就能到这个水平。

阈值电压的标准差，问的其实是"同一片晶圆上，每颗晶体管的脾气差多少"。做集成电路需要成百上千颗晶体管彼此匹配，离散度一大，互补电路根本配不起来。所以这不是器件性能指标，是制造能力指标——它回答的是"能不能量产"，不是"能不能演示"。

要连过三道坎

SiC 从实验室走向产线，得连着跨过三道：衬底缺陷（微管、位错密度）、外延均匀性（厚度与掺杂浓度的一致性）、工艺一致性（离子注入、高温退火、栅氧界面）。京都大学这次跨过的是第三道，而且是在前两道由成熟供应链兜底的前提下。

▲ 衬底、外延、工艺，三道门槛里最后一道最容易被低估

往前推一个多月，同一个团队在 8 月 17 日发表于《APL Electronic Devices》的论文里做成了 600℃ 下工作的 SiC 底栅 JFET：把栅极挪到底部来改善阈值电压控制，在 400℃ 下把它压到 0.1 伏以内，而此前的顶栅结构是 2 伏以上；再用双阱 pn 隔离取代半绝缘衬底，把高温漏电压到接近 SiC 材料本身的理论极限。器件端的硬骨头，他们在那一步已经啃过一遍了。

中国这边，卡在第几道

国内厂商在前两道门槛上已经站到了很靠前的位置。据日本富士经济的测算，中国厂商合计占全球导电型衬底四成以上。8 英寸相对 6 英寸单片芯片产出提升约 90%，这条降本路径国内跟得很紧。

但均匀性这件事还远没到能放松的时候。据行业研究机构整理，2026 年 8 英寸衬底的平均位错密度已降到每平方厘米 420 个以下，比 2025 年改善约 31%；而各家对国内外 8 英寸量产良率的口径差异明显，从五成到八成的说法都有。口径本身打架，恰恰说明这个环节还处在谁也没有稳定答案的阶段。

▲ 中心区一致只是第一步，边缘区才是大尺寸晶圆的老大难

所以我站在第二拨那边，而且想把话说得更具体一些：我判断，未来两年国内 SiC 的竞争焦点会从"能不能做出 8 英寸"转向"同一批、同一片能不能稳定复现"。理由很直白——8 英寸的产能规划各家都已铺开，产能本身不再是稀缺项，稀缺的是车规客户愿意连续三年照单收货的那种一致性。

这话当然站得住反驳：也有人会说，国产厂商完全可以先靠价格和产能把客户锁住，一致性留给工艺迭代慢慢磨——毕竟 SiC 器件的失效大多发生在封装和系统端，芯片端的离散度可以用筛选和降额消化掉。

京都大学自己也没把这事儿做完。这次的器件仍是耗尽型（常开），有待机功耗，做不了低功耗互补逻辑；团队接下来要攻常关型、晶圆级电路、封装和长时可靠性。Kaneko 有句话值得抄下来：在实验室做出某样东西，和它真正被社会使用之间，存在比大多数人想象得大得多的鸿沟。他们打算靠产学研合作成立公司去跨这道沟。

如果你的 8 英寸衬底良率已经能报到 70%，但客户还要逐批抽验阈值电压分布，你会把钱继续投在扩产上，还是投在在线检测和数据闭环上？

来源：半导体前哨

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