高压大功率压接型 IGBT 器件封装技术研究综述（上）

0 引言

高压大功率压接型 IGBT 器件结合了 IGBT 和GTO 两者的优点，具有功率密度大、寄生电感低、双面散热、失效短路等特点，非常适合于柔性直流输电等高压大容量换流装备。压接型 IGBT 器件的封装形式来源于 GTO 的“Hockey Puck”封装结构。1992 年，ABB 将 GTO 压接封装概念引入到 IGBT、MCT 等芯片的封装；1993 年，Fuji 也提出了μ-stack 压接封装的概念[8]，随后 Toshiba、Westcode等公司对压接封装结构也进行了广泛的研究。同时，日本山梨大学、意大利帕尔马大学，开姆尼茨工业大学等也对压接型 IGBT器件封装关键技术展开了相关研究。目前，国际上商业化的压接型 IGBT 器件主要有 ABB 的 StakPak系列、Toshiba 的 IEGT 系列、Westcode 的 Press PackIGBT 系列，3 种系列器件的最高电压电流等级都已经达到 4.5kV/3kA。国内进行压接型 IGBT 器件研发的主要有中车株洲时代电气、全球能源互联网研究院及华北电力大学等。

由于国内研制高压大功率压接型 IGBT 器件起步较晚，在封装理论与技术方面基础薄弱，目前国内尚未完全掌握压接型 IGBT 器件的封装技术，很多关键技术仍然掌握在国外少数大型半导体制造企业手中。随着新能源的深度开发及柔性直流输电技术的广泛应用，新一代电力电子电力系统对大功率压接型 IGBT 器件的需求将会越来越多。因此，研制国产高压大功率压接型 IGBT 器件对于提高我国新能源利用比例和电网稳定性，降低输电成本具有重要意义。

本文以压接型 IGBT 封装技术为核心，基于现有公开的专利、文献等资料，总结分析 ABB、Fuji、Toshiba、Westcode 4 个器件制造商早期研发压接型IGBT 器件时所遇到封装方面的问题及其解决方案。随后，基于封装技术的特点，提出将高压大功率压接型 IGBT 器件封装过程中的主要问题分为 3大部分，并提出需要进行深入研究的方向。最后，提出一种对比压接型 IGBT 器件性能的判据，基于此判据对比现有的商业化压接型 IGBT 器件，为后续器件的研发提供相应的参考。

1 压接型 IGBT 封装技术的发展

1.1 ABB—StakPak IGBT Module

20 世纪 90 年代，随着芯片尺寸增加，芯片良率降低。为提高芯片的利用率，ABB 公司的 JensGobrecht 等人于 1992 年首次提出采用多个小芯片并联替代整晶圆的压接封装结构[7]，并指出这种封装结构可用于 IGBT、GTO、MCT、MOSFET 等半导体芯片。封装基本结构如图 1 所示，其中 a 和 b分别指的是 2 种不同的半导体芯片，一种用于正向导通，一种用于反向导通。

上述封装结构参考了 GTO 的封装形式，是一种刚性压接的封装方案如图 2 所示。但存在的问题是，当各个支路高度不一致时，将导致芯片表面机械压力不一致，并损坏芯片。因此，在 1996 年，Kurt Faller 等人在此基础上提出了弹性压接的概念。弹性封装结构降低了对器件表面平行度的要求，同时也降低了对芯片、零部件等的厚度一致性要求。同时，为了提升器件的长期失效短路能力，Thomas Lang 等人提出在芯片的集电极或者发射极额外增加一个金属层，如 Ag 或者 Al，如图 3 所示。这层金属可与 Si 半导体芯片形成共晶化合物，形成导电通道。但是，上述金属层的引入增加了器件的热–机械疲劳问题。因此，Satish Gunturi 等人提出，将外加金属层的材料换为金属基复合材料，从而一方面增加了器件的机械强度，同时增加了抗蠕变性，提升了模块的整体可靠性。

2001 年，ABB 公司推出适合电力系统用5.2kV/2kA 的大功率压接型 IGBT 器件，这种器件采用了柔性压接的概念，解耦了芯片上的机械压力与施加在整个器件上的外部机械压力；具有易于串联，适合于冗余设计、失效短路及防爆等特点。随后，通过优化芯片与封装结构，ABB 公司进一步提升了器件的正常开关安全工作区、短路安全工作区以及长期运行可靠性，目前 ABB 公司的StakPak IGBT Modules 系列的压接型 IGBT 器件已经广泛应用于柔性直流输电工程。尽管 ABB 公司的 StakPak 压接型 IGBT 器件应用广泛，但直到现在，有关 StakPak 压接型 IGBT器件内部的应力分布、电流分布、绝缘特性等相关的详细研究，仍未见到公开的文献报道。

1.2 Fuji—Flat-packaged IGBT

1993 年，Fuji 公司的 Hisao Shigekane 等学者结合了 GTO 无键合线、热阻低、可靠性高以及 IGBT电压型驱动、宽安全工作区等优点，提出了μ-stack的概念，μ-stack 的结构如图 4 所示。最早的μ-stack IGBT 模块只有一个金属凸台压在芯片的发射极上，实现电气连接。

1994 年，Fuji 推出基于单个芯片封装的 μ-stack压接型 IGBT 器件，器件的尺寸是 35×37×8mm3，单个芯片为正方形，边长为 20mm。Fuji 对发射极凸台结构进行了改进，IGBT 芯片与发射极凸台压接的区域，没有形成 IGBT 的元胞，保护了栅极的同时，牺牲了芯片的利用率，如图 5 所示。

1995 年的欧洲电力电子年会上(EPE’95)，Fuji 推出了 2.5kV/1000A 的 RC-IGBT 器件。器件内包括 9 个 IGBT 芯片加 3 个 FWD 芯片，12 个芯片所在支路的高度(芯片、钼片、铜凸台电极等厚度之和)公差严格控制在 5μm 以内，从而保证芯片表面的机械压力一致性。封装外形采用了方形结构设计方案，提高了器件的功率密度。

1997 年，Fuji 公司在原有的基础上，推出了更大电流等级的 2.5kV/1800A 压接型 IGBT 器件，芯片的尺寸进一步扩大到 27.5×27.5mm2 。同时，封装结构和芯片设计也做了相应的改进：1）对 IGBT芯片的压接技术进行了改进，发射极凸台与芯片不再是部分接触，而是整体压接，同时保证 MOS 沟道不受机械压力的影响；2）将集电极的单个钼片分成多个小的钼片，改善了芯片边缘处的机械压力，如图 6 所示；3）芯片与发射极钼片接触的边缘区域为压力缓冲区域，这些区域占整个芯片有源区的 3%，在这些区域不形成元胞，从而避免局部压力过大对芯片机械和电气特性的影响。

2000 年，Fuji 公司首次提出 4.5kV/2000A 高压大电流压接型 IGBT 器件，这些器件具有更高的阻断电压、高可靠性、防爆以及易于串联等特点。但是，从 2001 年以后，少有公开文献对 Fuji 公司Flat-packaged IGBT 器件的封装结构、芯片设计及其电气特性等方面进行报道。

1.3 Toshiba—Silicon N-channel IEGT

基于晶闸管封装技术路线，Toshiba 公司日吉道明等人于1994年开展了压接型IGBT器件的相关研究，并于 1995 年在欧洲电力电子年会上(EPE’95)首次推出了 2.5kV/1000A 的压接型 IGBT器件。Toshiba 的封装结构特点是：器件外形采用圆形管壳；IGBT 芯片结构如图 7 所示，这样的结构保护了芯片栅极免于机械压力的损伤。

1997 年，Hideo Matsuda 等学者在分析芯片与钼片的厚度分散性对压力分布的影响时，发现图 8(a)所示的凹槽发射极结构相对于图 8(b)所示的平面发射极结构可以更好地吸收这种高度的差异性。根据仿真分析结果，提出只要各个芯片所在支路总厚度的差异性在 20μm 以内，就能满足机械压力的一致性要求。

1998 年，Hironobu Kon 等人推出 4.5kV/750A的平面栅压接 IEGT 器件，这在当时是最高电压等级的压接型 IGBT 器件，且这种芯片具有更低的通态压降和更高的耐压等级。但是，IEGT 增加了栅极面积，从而引起了栅极负电容效应[37]，从而引起关断电流的振荡。研究表明，通过增加电阻 RG1和 RG2，同时减小寄生电感 LG1 和 LG2，并通过改变器件内部的驱动 PCB 板，可以达到抑制了关断电流振荡的目的，如图 9 所示。

凸台与芯片的直接压接导致 IEGT 芯片边缘局部机械压力过大。如图 10 所示，在凸台边缘处，当倒角半径 W=0 时，边缘处的芯片机械压力非常大，容易对芯片造成机械损伤，同时降低了器件的电气性能。为了降低芯片边缘机械应力，Toshiba公司的 Ichiro Omura 等人于 2003 年对发射极金属凸台的结构进行了优化设计，通过在凸台边缘切出一个棱角，解决了芯片边缘应力过于集中的问题，同时提高了器件在强机械压力下的关断能力。

此后，Toshiba 公司很少有关于压接型 IEGT 器件内部封装结构设计与优化的文献报道，更多的研究成果是关于芯片优化与器件应用方面的。

1.4 Westcode Press Pack IGBT

Westcode 公司最早关于压接型 IGBT 器件的研究是在 1998 年[41]，采用了一个塑料框架，将所有的芯片都置于一个框架内，如图 11 所示。这种封装结构与其他封装结构的区别在于：整个 IGBT 器件中，没有键合线或者连接引线，集电极和发射极直接通过机械压接方式实现与外电路的电气连接，栅极也通过弹簧顶针将IGBT的栅极与覆铜PCB 板连接，再通过覆铜 PCB 板连接到外部驱动回路。芯片栅极回路的电阻嵌在弹簧顶针上，从而可以做到每个芯片对应于一个栅极电阻。

这种封装结构工艺复杂，且由于钼板和铜的热膨胀系数不一样，导致芯片与凸台之间容易产生相对位移。因此，Westcode 公司在 2002 年提出第二代封装结构，如图 12 所示。这种封装采用与 Fuji公司器件相类似的结构，即每个芯片对应一个集电极钼片。此外，这种封装结构可让每个芯片先装成子模组，然后进行子模组测试。将测试后的子模组进行筛选，选择合适的子模组进行组合后再整体封装，从而提高了器件的整体开关性能。同时，这种封装结构可以非常便捷地将失效的芯片替换掉。

多个芯片并联时，芯片电流分布的一致性越好，器件的安全工作区越大。但多个芯片并联时，由于凸台与栅极端子的距离不同，导致每个芯片所在支路的驱动回路杂散电感不一致，从而容易引起芯片在关断过程中电流分布不一致，甚至振荡现象。为此，Westcode 公司在 2013 年提出第三代封装技术，提出采用双顶针结构，如图 13 所示。

对于双层 PCB 板和双顶针结构，一个用于栅极信号的输入，一个用于栅极信号的输出，将栅极回路的电流与主回路电流隔离开来，如图 14 所示。同时，在每个芯片的发射极增加一个发射极电阻，从而可以提高并联芯片的关断一致性。

1.5 现有商业化大功率压接型 IGBT 器件特性对比

目前，在市场上的大功率压接型 IGBT 器件主要有 ABB 公司的 StakPak IGBT Modules 系列,Toshiba 公司的 Silicon N-channel IEGT 系列及Westcode 的 Press-Pack IGBT Capsules 系列，3 种系列器件的最高电压电流等级达到 4.5kV/3kA。

图 15 所示为 StakPak IGBT Module 3kA 电流等级的器件，该器件内部共包括 6 个子模组，每个子模组由 8 个 IGBT 芯片和 4 个续流二极管芯片并联组成，器件内部共 48 个 IGBT 芯片和 24 个续流二极管芯片。

Toshiba 公司的 Silicon N-channel IEGT 器件内部结构如图 16 所示，该器件内部没有续流二极管，只有 42 个 IEGT 芯片，单个芯片的电流约为 71.4A。

Westcode 公司也于近期推出了 4.5kV/3kA 的Press Pack IGBT 器件。同样需要指出的是，PressPack IGBT 器件内部只有 IGBT 芯片，没有续流二极管芯片。

根据 3 个厂家公开的专利、文献及数据手册，可从封装的角度对器件的性能做相关的对比，对比的雷达图如图 17 所示。其中，从封装工艺复杂度来说，ABB 的 StakPak 器件需要将焊接与压接相互结合，同时还需要灌胶以提升防污及电气绝缘能力；Westcode 公司的 Press Pack IGBT 及 Toshiba 公司的 IEGT 虽然不需要这么复杂的内部结构，但是需要对每个芯片、钼片及金属凸台的高度进行精细地匹配，从而合理控制芯片表面的机械压力，因此也具有很高的工艺难度。

此外，由数据手册可知，StakPak 器件虽然需要更大的安装压力，但是更大的安装压力意味着串联器件之间的摩擦力越大，从而更有利于大量器件的串联应用。同时，该器件具有更好的散热能力，以及失效短路承受能力。最后，StakPak 器件最为突出的优势在于对散热器的平面度及平行度要求较低，从而具有易于串联的特点，可以非常容易地实现多个器件的串联使用，尤其适合于电力系统换流阀以及断路器等应用场合。

2 压接型 IGBT 封装技术难点与研究现状

基于压接型 IGBT 器件封装技术特点，结合压接型 IGBT 器件研制过程中遇到的技术与工艺问题，本文提出将压接型 IGBT 器件封装技术问题分为 3 个部分。第 1 部分为芯片机械压力相关问题，这部分主要解决器件能用的问题；第 2 部分为器件绝缘特性与多芯片并联均流的问题，这部分主要是提升器件的性能；第 3 个部分是多物理量相互作用机制的问题，这部分主要关系到器件长期可靠性。

2.1 芯片机械压力问题

2.1.1 并联芯片机械压力分布特点

压接封装形式的特点决定了芯片需要承受一定的机械压力；压力分布均匀是芯片正常工作的首要条件。芯片表面的压力分布均匀主要表现在以下方面：1）单个芯片表面压力分布均匀；2）并联芯片表面压力分布一致。如图 18 所示为封装工艺导致芯片压力不均匀的 2 种情况。图 18(a)为单个芯片或者钼片厚度不均匀时，导致单个芯片所受机械压力分布不均匀。图 18(b)为多个并联的芯片支路，当各个支路之间存在高度差时，引起并联芯片之间的压力分布不均匀。

图 19 为采用压力纸测量器件内部各个芯片表面机械压力分布的测试情况。图 19(a)为压接型IGBT 器件管壳，16 个金属凸台，对应 16 个芯片。

在图 19(b)中，对于 A1 和 A2 芯片支路，由于单个芯片或者钼片自身的厚度不均匀，导致芯片承受的机械压力分布极不均匀。对于 B1 和 B2 芯片支路，B1 支路的高度大于 B2 支路，B1 承受更大的机械压力，因此压力纸 B1 表面的颜色明显深于 B2。通常情况下，芯片表面机械压力分布不均匀将导致芯片局部压力过大，芯片表面产生裂纹，最终使得芯片失效，如图 19(c)所示。

除了控制厚度公差，芯片在实际封装和应用过程中，还存在其他方面的机械应力问题。文献[21]分析了并联芯片支路高度一致的条件下，封装结构本身特征导致的芯片边缘应力集中的问题，提出了优化芯片布局方式来改善机械应力分布特性的思路，对于封装结构优化设计具有重要参考价值。文献[45]提出了集电极钼片及发射极凸台局部结构优化的方案，提升了芯片表面机械压力的一致性。文献[14,46]分析了压装夹具以及器件在压装过程中并联芯片的机械压力分布规律，提出了封装管壳优化措施。

2.1.2 机械压力对电气特性的影响

机械压力对芯片电气参数具有一定的影响，并联芯片之间的机械压力差异性，将直接影响到并联芯片的开关特性。本文以压力对静态饱和压降以及动态关断损耗为例进行说明。

图20 为机械压力对单芯片电气参数影响的测试结果。图 20(a)、(b)为 5 个 IGBT 芯片在不同压力条件下，通态压降和关断损耗的变化规律；图 20(c)、(d)为 5 个二极管芯片在不同压力条件下，正向导通压降和反向恢复损耗的变化规律；图中的纵坐标都进行了归一化处理。

试验结果表明，随着机械压力的增加，IGBT芯片的饱和压降逐渐降低；但是，IGBT 芯片的关断损耗随着压力的增加而增大。

对于二极管芯片而言，机械压力对反向恢复损耗没有显著的影响。但是，二极管芯片的正向导通压降随着机械压力的增加，存在一个先减小再逐渐增大的过程。

Fuji 公司在开发压接型 IGBT 时，研究了机械压力对 IGBT 芯片静态参数的影响特性；试验结果表明，芯片承受机械压力的大小对阈值电压没有明显的影响；但是，随着机械压力的增大，饱和压降逐渐减小。对此，文献[48]指出，机械压力的增大，减小了芯片与钼片之间的接触电阻，从而使得IGBT 芯片饱和压降测量值更小。

但是，本文的试验结果表明，接触电阻不是影响芯片电气参数的唯一因素。如图 19(b)所示，机械压力越大，关断损耗越大，但是对二极管的反向恢复损耗没有显著影响；图 19(c)表明，机械压力越大，二极管的正向压降并非单调减小，而是先减小后增加。

因此，除了需要考虑机械压力对接触电阻的影响以外，还需要考虑半导体材料本身的压阻效应。所以，针对多个芯片并联的压接型 IGBT 器件，需要根据实际的芯片参数及其应用工况，选取合适的机械压力，使得并联芯片的电气应力更加均匀，器件的损耗尽可能降低。

综上分析，对于压接型 IGBT 器件，关于机械压力仍然需要进行深入研究的问题有：1）合理设计凸台、钼片等尺寸及其结构形状，使得芯片表面的机械压力合理分布，防止栅极、钝化层等区域的机械损坏；2）选择合适的机械压力，从而在器件损耗、热阻、芯片表面机械压力大小之间选取一个折中的值，最终提高器件的整体性能。

2.2 高压绝缘与电流分布特性

2.2.1 封装绝缘特性

压接型 IGBT 器件有 2 种绝缘方式。以 ABB公司StakPak IGBT Modules为代表的封装绝缘与焊接模块封装绝缘相似，都需要考虑硅凝胶的绝缘水平。以 Toshiba 公司的 IEGT 及 Westcode 公司的 Press Pack IGBT 为代表的器件，其封装绝缘与焊接模块绝缘存在较大区别。以Westcode公司的Press Pack IGBT 为例，封装绝缘结构中的绝缘材料是聚醚醚酮(Polyetheretherketone，PEEK)和绝缘气体(如N2 气体和 SF6 气体)。通常情况下，气体的绝缘强度远低于硅胶，从而导致压接型 IGBT 器件封装绝缘的问题更加突出。

关于压接型 IGBT 器件的封装绝缘问题，文献仿真分析了 4.5kV 电压等级压接型 IGBT 器件中填充气体类型、气体压强以及封装结构件对器件静态耐电强度的影响，但文中没有给出试验结果。文献探索了液体绝缘替代气体绝缘的可行性，虽然器件绝缘水平得到了提高，但是对于器件其他方面的影响未做评估。文献[54]建立了直流电压下的三维电场计算模型，采用 FEM 计算方法分析了器件内部局部电场过高的区域，对容易放电的位置进行了定位，如图 21 所示。由图可知，器件内部局部电场较大的区域主要集中在芯片终端以及银片尖角的位置。

本文在上述对器件内部电场分析的基础上，结合半导体芯片实际承受电压的情况，基于有限元仿真，进一步分析了 IGBT 芯片终端表面电场强度分布规律，如图 22 所示。

图 22(a)为模拟芯片在实际应用工况下承受电压情况建立的电场仿真模型：将芯片放置在金属集电极上，集电极与金属电极接触；芯片集射极之间施加给定的电压值。通过二维电场仿真分析，得到芯片电场强度分布如图 22(b)所示；同时，得到芯片表面电场强度如图 22(c)所示。由仿真结果可知，在芯片发射极有源区与钝化层交界处，电场强度最大，此处也最容易产生电场击穿。

基于仿真分析结果，本文对芯片终端的放电情况进行了测试。图 23(a)为在 IGBT 的集电极与发射极之间施加高电压时的测试结果。由图可知，当集射极电压超过一定值，芯片终端表面的局部电场强度过大，在终端表面造成了空气击穿，形成了沿面放电。图 23(b)为芯片组装成子模组后，测试过程中过压击穿的情况，过压击穿的位置也在芯片的终端区域。试验结果验证了仿真分析的正确性。

值得注意的是，试验过程中，子模组击穿所需要的电压要低于芯片终端沿面击穿所需要的电压，这也是需要进一步深入研究的问题，即封装结构对芯片表面电场强度的影响规律。因此，在芯片设计过程中，除了需要合理设计芯片终端结构以外，同时也需要合理设计子模组封装结构，从而防止子模组的局部电场强度过大，造成器件击穿。

更多详见：高压大功率压接型 IGBT 器件封装技术研究综述（下）