从1965年被正式提出，并在1975年进行修正后，“摩尔定律”一直都是定义新一代半导体产品研发路线图的重要工具，促进了IC设计和制造领域的多项重大变革。但随着资金、技术壁垒的不断提高，十多年来，先进制程领域不仅没有出现新的竞争玩家，而且越来越多的参与者开始从先进制程中“出局”。核心玩家们的制程工艺演进之路会走向何方？后“摩尔定律”时代的竞争热点又在哪里？通过与EDA、IP、晶圆代工、封装测试行业主流厂商的深度对话，本文将为您一一解答。

“摩尔定律”失效了吗？

PC时代，追求摩尔定律最积极的是英特尔(Intel)公司，从微米级别到32/28纳米，步步领先，这也让Intel在CPU领域独领风骚数十年。进入移动时代后，各大手机厂商成为摩尔定律最热烈的追求者，从16纳米到5纳米，过去的十年里，几乎每年我们都可以看到采用最新IC制造工艺的手机面市。

但与此同时，超小尺寸几何图形已经达到了硅片光刻的粒子物理学和波长极限，出于复杂性和成本的原因，集成电路节点微缩速度正逐渐放缓，关于“摩尔定律”是否已经失效的争论开始不绝于耳。台积电(TSMC)(南京)有限公司总经理罗镇球在接受《电子工程专辑》采访时，援引台积电公司董事长刘德音博士在SEMICON 2019上的发言称，“摩尔定律仍然活得好好的！”

“不管摩尔定律如何演进，台积电关注的是新一代技术创造出的优势是否可以满足客户的需求，而不是只会一味追着摩尔定律跑。”罗镇球说，前面还有很多道路可以选、可以走，台积电会从客户的角度出发，强化自身技术，提供最佳的解决方案。

目前，台积电7纳米先进逻辑制程工艺已量产进入第三年，5纳米制程以极高的良率于2020年上半年进入量产，预计下半年快速起量，而引领新一代制程技术的3纳米研发进展顺利，预计2021年进入风险生产。此外，“晶圆级系统整合(WLSI)”平台也在持续探索系统级尺寸微缩的新时代，在CoWoS、InFO等先进封装技术多年的发展经验基础上，该平台当前已迈进5纳米时代，预计将于2021年量产系统整合芯片(TSMC-SoIC)。

Cadence公司资深产品工程总监刘淼从EDA行业的角度阐述了自己的看法。他认为，得益于EDA行业在计算基础设施和智能算法开发领域取得的显著进步，半导体元器件物理学领域的创新研究将依旧遵循着摩尔定律。未来，随着研发的持续深入，摩尔定律将获得新的诠释，以不同的形态再焕生机。

格芯(GLOBALFOUNDRIES)中国区总裁及亚洲业务发展负责人Americo Lemos则提醒人们关注摩尔定律中的成本问题。在他看来，相关产业对半导体微缩技术的期望，是每一代晶体管的尺寸能够越做越小、价格可以不断降低，过去多个代际的节点迁移也都实现了这一期望。但随着制程降至28纳米以下甚至小于20纳米后，业界逐渐发现晶体管的单位成本很难继续下降。在半导体行业，需要考虑的另一项因素是提高产品能效，而节点迁移无法做到这一点。如果算上设计和制造个位节点半导体产品的高昂成本，就会发现其实越来越多的产品无需迁移至个位数纳米节点。

“公平地说，一些高性能计算的硬件可能仍需迁移至个位数纳米技术，但我们争论的焦点不应该集中在摩尔定律是否失效，而应该着眼于如何设计和制造最优质的半导体产品，以做到性能最优、功耗与成本最低，缩短产品上市时间并降低设计成本。”Americo Lemos说。

通过精心的设计和优化，让能够提供特定功能和性能的成熟半导体平台去推动新兴市场(如物联网或5G)发展，使之不再受体积不断缩小的半导体工艺驱动，是格芯在过去18个月中的重点工作方向。作为一家更关注既能保证功耗和成本效率又能实现必要性能的专业晶圆厂，格芯的目标是通过与客户合作，向其交付卓越的成果，在芯片架构、IP优化以及封装工艺等多方面进行创新，以便提供最佳的功耗、性能和成本效率。

尖端工艺的挑战

尽管7nm以下先进工艺的复杂性和成本都在大幅攀升，但这对那些追求极致芯片性能的厂商们来说仍然非常重要。因为随着AI和5G的持续发展，人类对更快速、更低功耗运算能力的追求是无止境的，从而创造了更大的市场需求，推动了产业的持续创新。另一方面，7nm及以下先进工艺节点采用新一代FinFET技术，大幅提升了性能和功耗效率，是为开发更具竞争力芯片产品而极具价值的投资。

“以晶体管数量和二维器件尺寸为标杆的‘摩尔定律’前传(摩尔定律1.0)差不多要功成身退了，以三维器件间互联密度为标杆的‘摩尔定律’后传(摩尔定律2.0)正拉开序幕，先进芯片封装技术如2.5D/3D IC等将成为当红主角。”长电科技技术市场总监刘明亮对本刊表示，作为业界领先的封测代工厂(OSAT)，长电科技已将基于5nm工艺的芯片封装制程导入量产，并在布局3nm及以下工艺的封装规格和测试设备。从封装技术的角度来看，大芯片尺寸翘曲和信号完整性将是未来需要着力解决的技术挑战。

在罗镇球看来，随着线宽持续微缩，更严格的制程控制和质量要求已成为晶圆制造方面的一大挑战。而台积电的应对之法，是在制程控制中整合多项能够进行自我诊断、自我学习和自我反应的智能功能，以确保在提升良率、保证质量、改善流程、侦测错误、降低成本与缩短研发周期等方面取得显著成效。例如通过精准缺陷侦测分类系统、先进智能机台控制和智慧制程控制，能够实时监控并准确调整制程参数条件；精准机台腔体匹配和良率采集分析，将制程变异、潜在的缺陷和制程偏离风险降至最低。同时，为应对5G移动设备(Mobile)、高性能计算(HPC)、汽车电子(Automotive)与物联网(IoT)日益严格的质量要求，台积电还进一步建立了大数据、机器学习和人工智能的架构，系统化整合产线知识和数据科学理论，建构以知识为基础的工程分析，以实践工程效能最优化。

刘淼将7nm及以下的先进工艺节点设计挑战总结为三点：

1.新一代FinFET技术和小尺寸光刻工艺的物理结构对布局布线提出了全新要求。

2.由于工艺日趋复杂，前端和后端设计不得不进行多次迭代，导致结果收敛缓慢。

3.芯片的签收。客户选择7纳米及以下的设计，都是为了追求更高的频率、更低的功耗或更小的面积。为了在不超出功耗限制或妥协电源完整性的前提下达到高频率需求，电气和物理签核收敛必须足够精确。

因此，在过去几年里，从Genus综合解决方案提供的RTL综合平台，到面向先进节点设计的Innovus设计实现平台，再到流程下游的电气签核技术(包括Tempus时序签核解决方案的静态时序分析功能、面向电源及IR压降签核的Voltus IC定制化电源完整性解决方案)和Pegasus验证系统，Cadence对由设计实现和签核技术组成的数字全流程进行了全面的重新开发，以应对先进节点设计带来的挑战。目前，Cadence数字全流程在所有先进FinFET节点被广泛采纳，7nm及以下节点已成功流片200+。

作为IP提供商，为了能让产品在对应的先进工艺上得到极致的性能体现，Arm方面需要了解工艺库的最新改变、最新工艺对设计提出的要求、以及通过运行完整的物理实现流程来得到最准确的功耗、性能和面积(PPA)结果。安谋中国(Arm China)研发经理李昆明认为，7nm以下工艺需求越来越大，主要源于随着AI、大数据、5G、应用处理器的快速发展和普遍应用，厂家们对芯片性能的追求越来越高。尽管Arm拥有对应的库(library)业务，与跟各大晶圆代工厂也有密切的合作，能基于具体设计而定制相应的库以提升产品性能，但即便如此，技术团队还是必须要紧跟最先进的工艺、及时更新最新版的EDA工具、组建资深工程师团队去负责对应的设计实现和参考流程，以确保用户能得到同样的PPA结果。

集成电路的“三维空间”

先进工艺自身具备的技术魅力和面临的挑战令人印象深刻，但不得不承认的是，当前集成电路工艺技术的发展趋势，正逐渐从单一追求尺寸依赖的先进工艺，向先进工艺(More Moore)、非尺寸依赖的特色工艺(More than Moore)和先进封装三个维度并举发展，小芯片(Chiplet)、异构集成的系统级封装(System-in-Package)、3D堆叠等新技术层出不穷。

以“异构集成的系统级封装”为例，在大数据和认知计算时代，人工智能的使用、节约功耗和高吞吐量互连的需求，正通过先进封装技术的推动加速增长，“异构集成”作为先进封装技术的代表，被认为是增加芯片功能、降低成本的可行方法，作用远甚以往。

格芯一直与主要的OSAT合作完成先进封装产品的认证，根据产品需求在OSAT工厂支持多种散热解决方案选项，并为所有先进的封装解决方案开发了测试技术，以帮助客户熟悉并加快项目进展。2019年，格芯开发出基于Arm架构的高密度3D堆叠测试芯片，帮助计算应用领域(如人工智能/机器学习和高端消费者移动和无线解决方案)实现了更高水平的系统性能和功率能效。

而长电科技则在先进封装领域，尤其是在异构集成的系统级封装技术实现等方面，有丰富的量产经验和深远的战略布局。除了对最新工艺的技术开发和制程验证不断加大投入外，还在系统级封装、芯片倒装、晶圆级封装等主要产品线上增加并优化了产能，并且与国内外EDA工具提供商，以及关键封装材料(例如高频IC基板)供应商形成了长期、紧密的技术合作关系。按照刘明亮的说法，异构集成系统级封装的技术实现，在克服当前及未来制造节点工艺的瓶颈方面，可谓重中之重，不可或缺。如果把眼光放长远来看，晶圆制造、先进封装与人工智能的完美融合，必将成为实现降低成本的首要途径。

“我们已经注意到摩尔定律在两维芯片上所面临的越来越大的挑战，Chiplet、异构集成、3D堆叠的确给了芯片更大的想象空间。”刘淼说，封装类型通常取决于终端应用和IC器件的外形尺寸，在当前众多封装类型中，基于硅中介层的2.5D设计十分流行，因为它可以让处理器芯片和存储芯片靠得更近，从而显著增加数据传输带宽；Chiplet的设计则更看重IC设计流程的选择，而非封装流程。他同时建议称，针对2.5D和3D堆栈等高级封装技术，芯片和封装设计最好协同进行，因为很多非芯片本身的因素需要在芯片上准确建模，封装设计也必须要真实反映芯片情况。此外，3D电磁分析(EM)和电热协同仿真等工具则是确保稳健的芯片和封装设计流程的必要条件。

通过将Virtuoso、Allegro、Innovus等平台与数字全流程的交付能力有机结合在一起，Cadence正在积极助力先进工艺节点的片上流程设计。同时，“智能系统设计战略”也正在将这一专业能力扩展至3D封装领域，与现有设计和分析技术的集成将创造更高价值。例如Clarity 3D解算器将Sigrity封装分析工具和3D解算器算法有机结合，是面向PCB、IC封装及SoIC关键互联设计打造的3D EM仿真软件工具；Celsius热解算器，是业界首款完整的电热协同仿真解决方案。

罗镇球表示，技术是台积电不可或缺的基石之一！公司未来的技术规划和战略布局也是全面且完备的。在逻辑制程、特殊制程、光罩与封装三大领域具备的技术先进性、多样且完备的制程工艺选择、各项服务、健康的设计生态系统、卓越的量产能力和质量，是上述这些创新基础的后盾，也是台积电的核心竞争力所在。

除了前文介绍过的先进逻辑制程外，台积电特殊制程技术包括MEMS、CMOS图像传感器、嵌入式NVM、射频RF、模拟、高压、BCD-Power等，覆盖了广泛的应用范围。公司2019年完成的特殊制程重点之一就是开发业界独特的40纳米BCD(Bipolar-CMOSDMOS)技术，可提供先进的20-24伏高压组件和阻变式存储器(RRAM)，与40纳米超低功耗平台完全兼容，并同时支持移动应用所需的低功耗、高集成度、以及小布局面积的高速通讯接口。

在先进封装领域，作为一种创新的晶圆级3D封装技术，TSMC-SoIC将多个小芯片整合成一个面积更小、厚度更薄的系统单芯片，通过此项技术，7纳米、5纳米甚至3纳米的先进系统单芯片能够多层、多功能整合，实现高速度、高带宽、低功耗、高密度、小空间的异质三维集成电路。

孤木难成林

要想在集成电路先进工艺方面取得突破，除了晶圆代工厂，包括EDA工具/IP/制造/封装在内的整条产业链都要形成完美的配合。“如何与客户、EDA、IP、设备、原材料伙伴形成全新的高度协同合作关系，最终实现客户、伙伴与台积电三方共赢的局面，始终是我们思考的重点。”罗镇球说，作为台积大同盟的重要部分，台积电开放创新平台(Open Innovation Platform,OIP)在帮助客户和伙伴将创造性的想法以更低的设计门槛和标准化的规范快速融合，进而快速实现设计创新，达成快速上市、上量，最终实现产品价值最大化的目标方面，起到了至关重要的作用。

目前，台积电开放创新平台(OIP)合作伙伴包括EDA(20家)、云端(Cloud)联盟(6家)、IP(40家)、设计服务联盟(Design Center Alliance)(19家)和价值链聚合联盟(Value Chain Aggregator)(8家)等多个行业联盟。台积电和这些生态系统伙伴从制程开发与产品设计的初期时便积极地展开深入合作，OIP 提供了完整的设计架构与及时的 EDA 工具强化，可在客户需要时提供关键性IP和高质量设计服务，以应对在先进制程中日益复杂的设计挑战。如此一来，制程技术达到成熟量产之际，便是客户产品获得成功的时刻。

他举例说，新思科技(Synopsys)最近针对运用于高效能运算系统单芯片(SoC)的台积电5纳米制程技术，推出了包括接口IP和基础IP在内的业界最广泛的高质量DesignWare IP组合，可加速高阶云端运算、AI加速器、网络和储存应用SoC的开发。双方的合作能够帮助设计人员快速将必要的功能融入到设计之中，同时受益于台积电最先进的制程技术所带来的显著功耗降低和性能提升，从而获得成功。

刘淼表示，良好的合作关系对任何新技术的开发都至关重要，只有通过优势互补，将Cadence在IP领域的专长和生产合作伙伴的能力相结合，才能为共同客户开发更具创新性的解决方案。在为先进节点开发创新解决方案时，首先要与代工厂合作，确保现有工具采用代工厂技术流程设计工具(PDK)的初期版本，并在PDK的不同阶段开发多套参考流程，确保工艺节点和受支持的软件版本可被共同客户无缝使用；合作期间，通常需要同时对软件和流程进行优化，例如更新软件、向代工厂推荐合适的方法论，这对先进节点工艺的调优非常重要。

同时，IP供应商在技术开发期间也扮演着关键角色。高性能核心IP会通过Cadence数字全流程技术得以实现。伴随着核心的开发，流程也会同时被不断完善，Cadence会向共同客户公开发布在IP核开发过程中经过了多次迭代和优化的快速采纳工具包(RAK)。

鱼和熊掌必须得兼

晶圆制造是一个资本、人才和技术高度密集的产业，伴随着先进工艺而来的，是晶圆制造工厂成本的指数式增长。罗镇球说，从台积电的角度来看，高昂的资本支出与巧妙的技术创新对赢得先进制程之战来说，确实缺一不可，但这并非唯一目标，台积电的资源投入是为了同时提升“技术领先、卓越制造、客户信任”这三位一体的竞争优势。

他进一步解释说，技术领先必须要持续技术创新，如前所述，台积电研发团队与台积大同盟的伙伴们持续携手努力；卓越制造要求公司有丰沛而多样性且兼具弹性的产能，这自然需要持续的资本支出以购置更好的研发设备和生产机台。而只有做到这两点，才能被客户信任，进而持续提供优质的服务。

除了前文谈到的先进制造工艺，产能方面，台积电及其子公司当前所拥有及管理的年产能超过一千二百万片十二寸等同晶圆。台积电在台湾设有四座十二寸超大晶圆厂(GIGAFAB Facilities)、四座八寸晶圆厂和一座六寸晶圆厂，并拥有三家百分之百持有的子公司—台积电(南京)有限公司之十二寸晶圆厂、台积电(中国)有限公司、WaferTech美国子公司之八寸晶圆厂产能支持。目前台积电(南京)有限公司月产能为1.5万片十二寸晶圆，预计今年年底达到每月2万片。

在未来发展方面，罗镇球透露称，先进逻辑制程领域，公司将继续在3纳米和2纳米技术领域的研究，另外也积极探索2纳米以下制程及3D晶体管、新型存储器和low-R低电阻连线等更丰富的技术平台；3D IC先进封装方面，持续创新更高能效的系统整合、异质整合和微缩；特殊制程方面，强化RF和3D智能传感器以应对5G和物联网应用的需求。为了保持持续的市场竞争力，2017年，台积电建立了专注于未来八到十年的新材料、新制程、新器件、纳米管及存储器等长期研究的研究机构，同时也持续与外部学术及产业研究机构合作，探索未来更具经济效应的科技和制造方案来为客户服务。

台积电主要未来研发项目汇总

以上研究项目占2020研发预算的70%，2020总研发预算预计为全年营收9%。

人人都需要尖端工艺吗？

这是格芯方面从另一个角度提出的问题。当然，这也与他们的战略转型息息相关。2年前，格芯宣布放弃7nm及以下先进制程的研发，专注于差异化工艺创新。所谓的“差异化工艺”，是指采用节点工艺并且通过丰富的功能对其进行能力增强，赋能多领域的设备和功能(如高电压、低电压、特殊IP、物联网射频集成等)，使客户能够在市场上取得成功。

“格芯是某些业务的独家提供商，需要从头开始提供完全不同的技术产品。”Americo Lemos举例称，在5G手机前端模块(FEM)中，8SW、45RFSOI和22FDX是格芯拥有而其他公司所没有的技术，客户无论大小，只能从格芯获得此类技术。通过这些技术生产的特色应用芯片总数量，要远远多于那些采用前沿技术、个位数节点工艺的应用处理器芯片。“如果这都不算至关重要的话，我就不知如何才算了。”

因此，何为特殊工艺？就是需要高压进行电源管理和显示，期望集成射频连接并进行数字处理，想为图像传感器进行边缘计算并采用人工智能，而又不想到云端进行每次数据采集，那就可以在设备端进行一定数量的计算后，再到云端进行更高级的计算。所有上述场景均需要功能丰富的技术才可实现，包括一流的射频技术、最低功耗和最佳数字性能，并在一个技术节点中均衡实现，并且支持IP和多种接口。对每项应用、每一细分领域、各领域中的每个设备组以及每台设备而言，若想取得成功，就要具备一定的特色。

为了更好的提供平台化创新，格芯推出了自己的“创新方程式”，目的在于将5G的射频和毫米波功能、低功耗、嵌入式非易失性存储器、高电压性能、硅光子技术、先进封装等技术整合为成本有效性的解决方案，以满足来自穿戴式健身设备、智能城市、智慧农业、自动驾驶等领域的不同需求。该平台具有完备的增值应用功能和IP，支持数百种专业应用解决方案，可帮助客户得到所需的差异化解决方案，在市场竞争中占据先机。

Americo Lemos表示，目前全球晶圆代工业务整体规模为470亿美元，格芯作为一家年收入55亿美元的公司，会严格筛选出对客户具有更大价值的特色工艺所在，并将开发7纳米工艺的资源转移至已有的技术平台上，做更加全面与艰苦的努力以期带来更多创新，帮助客户增加价值，而无需引入成本高昂的制造工艺。

作者：邵乐峰

责编：Amy Guan

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